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MB9D560 シリーズ
32 ビット マイクロコントローラ
Traveo ファミリ
Fact Sheet
「MB9D560 シリーズ」は 200MHz 動作で可能な ARM®社製の Cortex®-R5 CPU コアを 2 個搭載しています。各
CPU コアには、FPU*1 も搭載しているため高速演算が可能であり、独立制御を行いながらコアの相互監視できる
マイクロコントローラ(以下、MCU*2)です。また HEV/EV 等の動力モータ制御に必要なレゾルバセンサー専用のイ
ンターフェース回路(以下、R/D*3 コンバータ)を 2 回路、モータ制御処理を軽減するモータ演算アクセラレータを
2 回路搭載しています。モータ演算アクセラレータには、機能安全を考慮したエラー検出回路も内蔵しており、1
チップで 2 つのモータを搭載する HEV/EV 等の動力モータ制御に最適な製品です。
1.
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特長
32bit ARM Cortex-R5F CPU コア
Split モード(2CPU)
FPU 搭載(倍精度)
クロック
最大動作周波数：200MHz
DMA コントローラ：16 チャネル
ベースタイマ：12 チャネル
32 ビットフリーランタイマ：5 チャネル
32 ビットインプットキャプチャ：6 チャネル
16 ビットフリーランタイマ：20 チャネル
16 ビットインプットキャプチャ：15 チャネル
16 ビットアウトプットコンペア：24 チャネル
波形ジェネレータ： 4 ユニット
12 ビット A/D コンバータ：32 チャネル(1 ユニット)
4ch サンプルホールド 12 ビット A/D コンバータ：
8 チャネル(2 ユニット)
R/D コンバータ： 2 ユニット
アップダウンカウンタ：4 チャネル
モータ演算アクセラレータ： 2 ユニット
マルチファンクションシリアル：5 チャネル,
UART/CSIO/LIN より選択
CAN(64msb) ：3 チャネル
FlexRay(128msb) ：1 ユニット(option)
コア間通信(IPCU)
排他アクセスメモリ
ウォッチドッグタイマ：2 チャネル(SW)+1 チャネル
(HW)
CRC 生成：2 チャネル
汎用 I/O ポート：125 本
内蔵 CR 発振器
デバッグインターフェース
JTAG デバッグ・ポート
低電圧検出機能
クロック監視機能
電源：2 電源(5V,1.2V)
2.
品種構成
品名
項目
メインフラッシュ
容量(バイト)
ワークフラッシュ
容量(バイト)
RAM 容量
(バイト)
3.
MB9DF564
MB9DF565
MB9DF566
(512K+128K)
x2
(768K+128K)
x2
(1024K+128K)
x2
64Kx2
64Kx2
64Kx2
64Kx2
96Kx2
128Kx2
オーダ型格
パッケージ
型格
MB9DF564MGxEQ
MB9DF564MAxEQ
プラスチック
MB9DF565MGxEQ
TEQFP(0.5mm ピッチ),
MB9DF565MAxEQ
208 ピン
MB9DF566MGxEQ
(FPT-208P-M36)
MB9DF566MAxEQ
4.
パッケージ参考例
*1 FPU : Floating Point Unit(浮動小数点演算装置)
*2 MCU : Micro Controller Unit(マイクロコントローラ)
プラスチック・TEQFP、208 ピン
*3 R/D : Resolver Digital(レゾルバ・デジタル)
Publication Number MB9D560_NP706-00045
(FPT-208P-M36)
Revision 2.0
Issue Date May 19, 2014
Copyright © 2014 Spansion Inc. All rights reserved.
商標：Spansion®, Spansion ロゴ (図形マーク), MirrorBit®, MirrorBit® Eclipse™, ORNAND™ 及びこれらの組合せは、米国・日本ほか諸外国にお
ける Spansion LLC の商標です。第三者の社名・製品名等の記載はここでは情報提供を目的として表記したものであり、各権利者の商標もしく
は登録商標となっている場合があります。
F a c t S h e e t
ブロック図
5.
Debug I/F
(JTAG)
JTAG_SWCLKTCK
JTAG Wakeup
Debug Group
(CoreSightTM)
DAP
Security
APB-M
APB-S
AHB-M
CLK_DBG
AHB2APB
(Priviledge
Protection)
Debug APB
APB-32
Trace Group
Security
Checker
ETB (Trace Buffer)
ATB
CLK_ATB
Debug APB
ETM
#1
ATB
CLK_PERI0
CLK_ATB
Core Group (2-Core)
AHB-32
ETM
#0
DMAC
(Ch.0-15)
Processor
CLK_CPU1
CLK_CPU0
CPU #1
TCRAM #1
B0TCM
B1TCM
#1
TCFLASH
#1
Security
CPU #0
CortexT M -R5F
MPU
#1
I$
#1
ATCM
#1
LLPP(AXI32-M) AXI-S
CortexTM -R5F
D$
#1
MPU
#0
I$
#0
D$
#0
AHB-64
CLK_DMA
AHB-32
MPU_DMA
CLK_PERI0
Exclusive
Access Memory
(EAM)
TCFLASH
Security
#0
ATCM
#0
AXI-M AXI-S LLPP(AXI32-M)
AXI-M
AHB-M
TCRAM #0
B0TCM
B1TCM
#0
AXI2AHB
AHB2AXI
AXI-S
AHB2AXI
High Performance Matrix (HPM)
AXI-64
AXI2AHB
AXI2AHB
CLK_HPM
AXI2AHB
AXI2AHB
AXI2AHB
AHB-32
CLK_PERI5
BBU
Mode cntl
System Controller
(SYSC)
RST manage
CLK_SYSC_PD1
Security
AHB-64
CLK_MEMC
BBU
CAN
(Ch.0-2)
Security
State
Source Clock
Timer
CSV
Slow-CR
FlexRay
(A+Bch)
AHB-32
CLK_PERI0
MPU_DMA
(Config, Slave)
DMAC
(Config, Slave)
CR
Calibration
CRC
(Ch.0-1)
Timing
Protection
(TPU) #1
GPIO
Port Pin Config
(Config, Slave)
Resource Input Config
(Config, Slave)
IRC #0
PLL
Wakeup
detect
BBU
CAN
Prescaler
Timing
Protection
(TPU) #0
RAM
AHB2APB
IRC #1
APB-32
RAM
Clock output
CLK_PERI1
MFS
(Ch.0-4)
NMI
HW-WDT
SW-WDT #0
SW-WDT #1
EXT-IRC
(NMI)
RDC
(Ch.0)
RDC
(Ch.1)
DAC
(Ch.0)
DAC
(Ch.1)
WFG (Ch.0-5)
WFG (Ch.6-11)
16bit OCU
(Ch.0-5)
16bit OCU
(Ch.6-11)
4ch-SH ADC
(Unit0, Ch.0-3)
4ch-SH ADC
(Unit1, Ch.4-7)
MVA (Ch.0)
MVA (Ch.1)
16bit ICU
(Ch.0-3)
16bit ICU
(Ch.4-7)
8/16bit
UDC for RDC
(Ch.1)
8/16bit
UDC for RDC
(Ch.3)
8/16bit UDC
(Ch.0)
8/16bit UDC
(Ch.2)
16bit FRT for
RDC
(Ch.18)
16bit FRT for
RDC
(Ch.19)
16bit FRT
(Ch.6-11)
16bit FRT
(Ch.0-5)
32bit FRT
(Ch.0-4)
IPCU
AHB2RBus
Wakeup
Request #0
AHB-32
CLK_PERI4
BBU
RAM
WorkFLASH
#1
Protection
PONR
CR
AHB-32
BBU
BootROM
Clock
LVD
WorkFLASH
#0
CLK_PERI7
32bit ICU
(Ch.0-5)
AHB2APB
FlexRay/RDC
Clock Cntl
Wakeup
Request #1
Clock Monitor
16bit Base
Timer
[PWM/PPG/
RLT/PWC]
(Ch.0-11)
TCFLASH #0
(Config, Slave)
TCRAM #0
(Config, Slave)
TCFLASH #1
(Config, Slave)
Memory & Config Group
16bit FRT
(Ch.12-17)
WFG (Ch.12-23)
16bit OCU
(Ch.12-23)
16bit ICU
(Ch.8-14)
12bit
A/D Converter
(1unit, Ch.0-31)
TCRAM #1
(Config, Slave)
MCU Config Group
CLK_PERI6
Common Peripheral Group
Application Specific Peripheral Group
Resource Input
Config
PORT MUX (Port Pin Config)
IO
ARM and Cortex are the trademarks of ARM Limited in the EU and other countries.
2
MB9D560_NP706-00045-2v0-J, May 19, 2014