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9
Arria 10 デバイスの JTAG バウンダリ・スキャ
ン・テスト
2014.08.18
A10-JTAG
署名
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この章では Arria® 10 デバイスのバウンダリ・スキャン・テスト（BST）機能について説明します。
関連情報
Arria 10 Device Handbook: Known Issues
Arria 10 デバイス・ハンドブックで更新を予定している箇所をリストします。
BST 動作コントロール
Arria 10 GX、Arria 10 GT および Arria 10 SX デバイスは IEEE Std. 1149.1 BST と IEEE Std. 1149.6
BST をサポートしています。BST は Arria 10 デバイスでコンフィギュレーションの前、後あるい
は途中で行うことができます。
IDCODE
は Arria 10 デバイスそれぞれに固有です。JTAG チェインでデバイスを特定するために
このコードを使用します。
IDCODE
表 9-1: Arria 10 デバイスの IDCODE 情報（暫定版）
IDCODE（32 ビット）
タイプ
Arria 10 GX
製品ライン
バージョン（4
ビット）
パート・ナンバー（16
ビット）
GX 160
0000
0010 1110 1100 0010
000 0110 1110
1
GX 220
0000
0010 1110 0100 0010
000 0110 1110
1
GX 270
0000
0010 1110 1100 0011
000 0110 1110
1
GX 320
0000
0010 1110 0100 0011
000 0110 1110
1
GX 480
0000
0010 1110 0100 0100
000 0110 1110
1
GX 570
0000
0010 1110 1100 0101
000 0110 1110
1
GX 660
0000
0010 1110 0100 0101
000 0110 1110
1
GX 900
0000
0010 1110 1100 0110
000 0110 1110
1
GX 1150
0000
0010 1110 1000 0110
000 0110 1110
1
メーカー ID LSB（1 ビッ
（11 ビット）
ト）
© 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
9-2
A10-JTAG
2014.08.18
サポートされる JTAG 命令
IDCODE（32 ビット）
タイプ
Arria 10 GT
Arria 10 SX
製品ライン
バージョン（4
ビット）
パート・ナンバー（16
ビット）
GT 900
0000
0010 1110 0100 0110
000 0110 1110
1
GT 1150
0000
0010 1110 0000 0110
000 0110 1110
1
SX 160
0000
0010 1110 1000 0010
000 0110 1110
1
SX 220
0000
0010 1110 0000 0010
000 0110 1110
1
SX 270
0000
0010 1110 1000 0011
000 0110 1110
1
SX 320
0000
0010 1110 0000 0011
000 0110 1110
1
SX 480
0000
0010 1110 0000 0100
000 0110 1110
1
SX 570
0000
0010 1110 1000 0101
000 0110 1110
1
SX 660
0000
0010 1110 0000 0101
000 0110 1110
1
メーカー ID LSB（1 ビッ
（11 ビット）
ト）
サポートされる JTAG 命令
表 9-2: Arria 10 デバイスでサポートされる JTAG 命令
JTAG 命令
SAMPLE / PRELOAD
Altera Corporation
命令コード
00 0000 0101
概要
• 通常のデバイス動作中にデバ
イス・ピンから信号をキャプチ
ャあるいは検査することがで
きるようにし、デバイス・ピン
で初期データ・パターンを出力
できるようにします。
• この命令を使用して、EXTEST 命
令をロードする前にアップデ
ート・レジスタにテスト・パタ
ーンをプリロードします。
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A10-JTAG
2014.08.18
サポートされる JTAG 命令
JTAG 命令
命令コード
9-3
概要
EXTEST
00 0000 1111
• 出力ピンでテスト・パターンを
フォースすることにより、外部
回路やボード・レベルでのイン
タコネクトをテストできるよ
うにし、入力ピンでテスト結果
をキャプチャします。出力ピ
ンに既知のロジック High レベ
ルと Low レベルをフォースす
ることにより、スキャン・チェ
イン内の任意のデバイスのピ
ンの開放と短絡とを検出する
ことができます。
• EXTEST のハイ・インピーダンス
状態は、バス・ホールドやウィ
ーク・プルアップ抵抗の機能に
よってオーバーライドされま
す。
BYPASS
11 1111 1111
• TDI ピンと TDO ピンの間に 1 ビ
ットのバイパス・レジスタを配
置します。デバイスの規定の
動作時に、1 ビットのバイパ
ス・レジスタは、BST データを
選択されたデバイスから隣接
するデバイスへと同期的に通
過させます。
• バイパス・レジスタ出力での読
み出しは「0」になります。
USERCODE
00 0000 0111
32 ビットの USERCODE レジスタを
選択して TDI ピンと TDO ピンの間
に配置すると、USERCODE が TDO に
シリアルにシフト・アウトできる
ようになります。
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Altera Corporation
9-4
A10-JTAG
2014.08.18
サポートされる JTAG 命令
JTAG 命令
命令コード
概要
IDCODE
00 0000 0110
• JTAG チェイン内のデバイスを
識別します。IDCODE を選択す
ると、デバイス識別レジスタに
32 ビットの ベンダ定義識別コ
ードがロードされます。
• 32 ビットの IDCODE レジスタを
選択して TDI ピンと TDO ピンの
間に配置すると、IDCODE が TDO
にシリアルにシフト・アウトで
きるようになります。
• IDCODE は、電源投入時と TAP
RESET ステートでのデフォルト
命令です。いずれの命令もロ
ードすることなく SHIFT_DR ス
テートに移行し、JTAG デバイ
ス ID をシフト・アウトするこ
とができます。
HIGHZ
00 0000 1011
• すべてのユーザー I/O ピンの駆
動ステートを非アクティブに
設定します。
• TDI ピンと TDO ピンの間に 1 ビ
ットのバイパス・レジスタを配
置します。規定の動作時には、
1 ビットのバイパス・レジスタ
は新しい JTAG 命令が実行され
るまですべての I/O ピンをトラ
イ・ステートにすると同時に、
選択されたデバイスから隣接
するデバイスへと BST データ
を同期的に通過させます。
• コンフィギュレーション後に
デバイスをテストする場合、ピ
ンの HIGHZ 値はプログラマブ
ル・ウィーク・プルアップ抵抗
やバス・ホールドの機能によっ
て、オーバーライドされます。
Altera Corporation
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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A10-JTAG
2014.08.18
サポートされる JTAG 命令
JTAG 命令
命令コード
9-5
概要
CLAMP
00 0000 1010
• TDI ピンと TDO ピンの間に 1 ビ
ットのバイパス・レジスタを配
置します。規定の動作時に、1
ビットのバイパス・レジスタは
バウンダリ・スキャン・レジス
タのデータにより定義された
ステートに I/O ピンをホールド
すると同時に、選択されたデバ
イスから隣接するデバイスへ
と BST データを同期的に通過
させます。
• コンフィギュレーション後に
デバイスをテストする場合、ピ
ンの CLAMP 値はプログラマブ
ル・ウィーク・プルアップ抵抗
またはバス・ホールド機能によ
ってオーバーライドされます。
CLAMP 値はバウンダリ・スキャ
ンセル（BSC）のアップデート・
レジスタに格納された値です。
PULSE_NCONFIG
00 0000 0001
物理的なピンへの作用がなくても
リコンフィギュレーションをトリ
ガするために、nCONFIG の Low へ
のパルスをエミュレーションしま
す。
EXTEST_PULSE
00 1000 1111
以下の 3 つの出力遷移を生成する
ことにより、AC カップリングされ
ているトランスミッタとレシーバ
とのボード・レベルでの接続をチ
ェックします。
• UPDATE_IR/DR ステートでは
TCK の立ち下りエッジでドライ
バがデータを駆動する
• RUN_TEST/IDLE ステートに入
ってから TCK の立ち下りエッ
ジでドライバが反転したデー
タを駆動する
• RUN_TEST/IDLE ステートを出
た後で TCK の立ち下りエッジ
でドライバがデータを駆動す
る
EXTEST_PULSE JTAG 命令は Arria
10 デバイスのユーザー・モードで
のみサポートされています。
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Altera Corporation
9-6
A10-JTAG
2014.08.18
JTAG セキュア・モード
JTAG 命令
EXTEST_TRAIN
命令コード
00 0100 1111
概要
TAP コントローラが RUN_TEST/
IDLE ステートにある限り出力が
TCK の立ち下がりエッジでトグル
し続けていることを除いて、
EXTEST_PULSE 命令と同じ動作を
します。
命令は Arria
10 デバイスのユーザー・モードで
のみサポートされています。
EXTEST_TRAIN JTAG
注: デバイスがリセット状態にあり nCONFIG または nSTATUS 信号が Low である場合に、デバイス
IDCODE が正しく読み出されない場合があります。デバイス IDCODE を正しく読み出すため
に、IDCODE JTAG 命令は nCONFIG と nSTATUS 信号が High のときのみに発行する必要がありま
す。
関連情報
Configuration, Design Security, and Remote System Upgrades in Arria 10 Devices
および CONFIG_IO JTAG 命令について詳しい情報を提供します。
PULSE_NCONFIG
JTAG セキュア・モード
JTAG セキュア・モードでは、JTAG ピンは BYPASS、SAMPLE/PRELOAD、EXTEST、IDCODE と、USERCODE
JTAG 命令のみをサポートしています。
JTAG プライベート命令
注意: 以下の命令コードを呼び出さないでください。これらの命令は、デバイスを損傷したり、
使用不能にすることがあります。
•
•
•
•
•
•
•
•
•
•
•
1100010000
1100010011
0111100000
0101011110
0000101010
0011100000
0000101010
0101000001
1110000001
0001010101
1010100001
JTAG 動作用の I/O 電圧
IEEE Std. 1149.1 モードと IEEE Std. 1149.6 モードで動作する Arria 10 デバイスは、TDI、TDO、TMS、
の必須の 4 つの JTAG ピンと、オプショナルの TRST ピンを使用します。
TCK
Altera Corporation
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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A10-JTAG
2014.08.18
BST の実行
9-7
ピンは内蔵のウイーク・プルダウン抵抗を備えており、TDI、TMS と TRST ピンは内蔵のウイ
ーク・プルアップ抵抗を備えています。1.8V、1.5V、または 1.2V の VCCPGM 電源が、TDI、TDO、
TMS、TCK、ならびに TRST ピンに電力を供給します。すべてのユーザー I/O ピンは JTAG コンフ
ィギュレーションの間トライ・ステートにされています。
TCK
JTAG ピンは 1.8 V、1.5V と 1.2V の TTL/CMOS I/O 規格をサポートしています。1.8 V を超えるす
べての電圧に対してレベル・シフタを使用する必要があります。JTAG ピンに対するレベル・シ
フタの出力電圧は VCCPGM 電源の設定と同じである必要があります。
注: TDI、TMS、TCK と TRST ピンに 1.8V、1.5V、あるいは 1.2 V の VCCPGM 電源よりも高い電圧で
信号を駆動しないでください。TDI、TMS、TCK と TRST 入力ピンへの電圧は VCCPGM 電源と同
じである必要があります。
表 9-3: TDO 出力バッファ
TDO 出力バッファ
VCCPGM
VOH（MIN）
電圧（V）
1.8
1.5
1.2
1.7
1.4
1.1
BST の実行
コンフィギュレーションを中断せずに、BYPASS、IDCODE と SAMPLE JTAG 命令をコンフィギュレ
ーションの前、後あるいは途中で発行することができます。
この他の JTAG 命令を発行するには以下のガイドラインに従います。
• コンフィギュレーション前にテストを実行するには、nCONFIG ピンを Low にホールドします。
• コンフィギュレーション中に BST を行うには、CONFIG_IO JTAG 命令を発行してコンフィギュ
レーションを中断します。コンフィギュレーションを中断している間は BST 実行のための他
の JTAG 命令を発行することができます。BST の完了後に PULSE_NCONFIG JTAG 命令を発行す
るか nCONFIG を Low にパルスして、デバイスをリコンフィギュレーションします。
Arria 10 デバイスのチップ・ワイド・リセット （DEV_CLRn） ピンとチップ・ワイド・出力イネ
ーブル （DEV_OE） ピンは JTAG バウンダリ・スキャンやコンフィギュレーション動作に影響を
与えません。これらのピンがトグルしていても BST 動作を中断させることはありません（想定
されている BST 動作を除く）。
Arria 10 デバイスの JTAG コンフィギュレーションを行うボードをデザインする場合には、専用
コンフィギュレーション・ピンの接続について考慮する必要があります。
注: SoC デバイスでは、FPGA ブロックの JTAG 接続と HPS ブロックの JTAG 接続は Arria 10 デ
バイスにチェイン接続されています。FPGA の JTAG 接続は、HPS ブロックの JTAG 接続よ
りも高い優先度を有しています。
注: コンフィギュレーション前もしくは最中に HIGHZ JTAG 命令を実行する場合、I/O エレメント
の nIO_PULLUP ピンを High に引き上げて内蔵のプルアップ抵抗を無効にする必要がありま
す。ユーザー・モード時にこの JTAG 命令を実行する場合には、nIO_PULLUP ピンは High に
引き上げることも Low に引き下げることも可能です。
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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Altera Corporation
9-8
A10-JTAG
2014.08.18
IEEE Std. 1149.1 BST 回路を有効または無効にする
注: ユーザー・モードで BST を実行する場合に、PR_ENABLE、CRC_ERROR と CVP_CONFDONE ピンが
ユーザ I/O として使用されていなければ、これらのピンの正しい値をキャプチャすることが
できません。
関連情報
• Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
ピン接続についての詳しい情報を提供します。
• Arria 10 Device Datasheet
JTAG コンフィギュレーションのタイミングについての詳しい情報を提供します。
• Configuration, Design Security, and Remote System Upgrades in Arria 10 Devices
JTAG コンフィギュレーションについての詳しい情報を提供します。
IEEE Std. 1149.1 BST 回路を有効または無効にする
IEEE Std. 1149.1 BST 回路は Arria 10 デバイスへの電源投入後に有効にされます。ただし、 Arria
10 SoC FPGA では BST を実行するために HPS と FPGA の両方を起動する必要があります。
必要ではないときに不用意に IEEE Std. 1149.1 回路を有効にしないように、以下の表にリストし
ているピン接続によって常に回路を無効にしておきます。
表 9-4: Arria 10 デバイスの IEEE Std. 1149.1 回路を常に無効にするためのピン接続
無効にするための接続
JTAG ピン(2)
TMS
VCCPGM
TCK
GND
TDI
VCCPGM
TDO
開放のまま
TRST
GND
IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン
IEEE Std. 1149.1 デバイスで BST を実行する際には、以下のガイドラインを考慮します。
(2)
JTAG ピンは専用になっています。ソフトウェア・オプションを使用して Arria 10 デバイスの
JTAG を無効にすることはできません。
Altera Corporation
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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A10-JTAG
2014.08.18
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ
9-9
• SHIFT_IR ステートの最初のクロック・サイクルの間に「10...」パターンが TDO ピンから命令
レジスタにシフト・アウトされなければ、TAP コントローラが適切な状態に達さない。以下
の手順のいずれかを行い、この問題を解決する
• TAP コントローラが適切に SHIFT_IR ステートに入ったことを確認する。TAP コントロー
ラを SHIFT_IR ステートに進めるには、RESET ステートに戻り、 01100 コードを TMS ピンに
送る
• デバイスの VCC、GND、JTAG ならびに専用コンフィギュレーション・ピンとの接続を確認す
る
• EXTEST モードに入るときにデバイス・ピンに既知のデータがあるように、EXTEST テストの最
初のサイクル以前に SAMPLE/PRELOAD テスト・サイクルを実行する。OEJ アップデート・レジ
スタに 0 が入っていれば、OUTJ アップデート・レジスタのデータが出力駆動される。システ
ム内での他のデバイスとの衝突を避けるために、正しく既知のステートである必要がある
• イン・サーキット・リコンフィギュレーション中の EXTEST はサポートされないので、イン・
サーキット・リコンフィギュレーション中に EXTEST テストを行わない。テストを実行するに
はコンフィギュレーションの完了を待つか、コンフィギュレーションを中断するために
CONFIG_IO 命令を発行する
• コンフィギュレーション後には、差動ピン・ペアのいずれのピンもテストすることができな
い。コンフィギュレーション後に BST を実行するには、これらの差動ピン・ペアに対応する
BSC グループを内部セルとして編集、再定義する
関連情報
IEEE 1149.1 BSDL Files
BSC グループの定義についての詳しい情報を提供します。
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ
バウンダリ・スキャン・レジスタは、TDI ピンを入力として、TDO ピンを出力として使用する大
規模なシリアル・シフト・レジスタです。バウンダリ・スキャン・レジスタは、 Arria 10 の I/O
ピンと関連付けられた 3 ビットのペリフェラル・エレメントで構成されています。バウンダリ・
スキャン・レジスタは、外部ピンとの接続をテストしたり内部データをキャプチャするために使
用することができます。
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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Altera Corporation
9-10
A10-JTAG
2014.08.18
Arria 10 デバイス I/O ピンのバウンダリ・スキャン・セル
図 9-1: バウンダリ・スキャン・レジスタ
以下の図に IEEE Std. 1149.1 デバイスのペリフェラルでテスト・データがどのようにシリアルに
シフトされているかを示します。
各ペリフェラル・
エレメントは、
I/Oピン、専用
入力ピン、または
専用コンフィギュ
レーション・ピン
のいずれかです。
Internal Logic
TAP Controller
TDI
TMS
TCK
TDO
Arria 10 デバイス I/O ピンのバウンダリ・スキャン・セル
Arria 10 デバイスの 3 ビット BSC は、以下のレジスタで構成されています。
• キャプチャ・レジスタ—OUTJ、OEJ と PIN_IN 信号を介して内部デバイス・データへ接続
• アップデート・レジスタ— PIN_OUT と PIN_OE 信号を介して外部データへ接続
TAP コントローラは IEEE Std. 1149.1 BST レジスタへのグローバル・コントロール信号（shift、
clock と update）を内部的に生成します。命令レジスタのデコードにより MODE 信号を生成しま
す。
バウンダリ・スキャン・レジスタのデータ信号パスは、シリアル・データ入力（SDI）信号から
シリアル出力（SDO）信号へと通っています。スキャン・レジスタは、デバイスの TDI ピンから
始まり TDO ピンで終わります。
Altera Corporation
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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A10-JTAG
2014.08.18
9-11
Arria 10 デバイス I/O ピンのバウンダリ・スキャン・セル
図 9-2: Arria 10 デバイスでの IEEE Std. 1149.1 BST 回路のユーザー I/O BSC
SDO
INJ
PIN_IN
0
1
From or
to device
I/O circuitry
and/or
logic array
D Q
Input
D Q
Input
D
D
Input
Buffer
0
1
RDEBUG
OEJ
0
1
Q
Q
OE
OE
D Q
Output
D Q
Output
0
1
OUTJ
0
1
SHIFT
SDIN
CLK
UPDATE
Capture
Registers
Update
Registers
HIGHZ
MODE
0
1
PIN_OE
0
1
PIN_OUT
Pad
Output
Buffer
Global
Signals
注: TDI、TDO、TMS、TCK、TRST、VCC、GND、VREF、VSIGP、VSIGN、TEMPDIODE と RREF ピンは BSC
を備えていません。
表 9-5: Arria 10 デバイスのバウンダリ・スキャン・セルの説明
以下の表に Arria 10 デバイスの、全ての BSC のキャプチャ・レジスタとアップデート・レジスタの機能
を示します。
キャプチャ
ピン・タイプ
ドライブ
出力キャ OE キャプ 入力キャ
出力アッ OE アップ 入力アッ
プチャ・ レ チャ・ レジ プチャ・ レ プデート・ デート・ レ プデート・
レジスタ
レジスタ
ジスタ
ジスタ
スタ
ジスタ
ユーザー I/O OUTJ
ピン
OEJ
PIN_IN
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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PIN_OUT
PIN_OE
INJ
備考
—
Altera Corporation
9-12
A10-JTAG
2014.08.18
IEEE Std. 1149.6 バウンダリ・スキャン・レジスタ
キャプチャ
ピン・タイプ
ドライブ
出力キャ OE キャプ 入力キャ
出力アッ OE アップ 入力アッ
プチャ・ レ チャ・ レジ プチャ・ レ プデート・ デート・ レ プデート・
レジスタ
レジスタ
ジスタ
ジスタ
スタ
ジスタ
備考
専用クロッ 接続なし
ク入力
（N.C.）
N.C.
PIN_IN
N.C.
N.C.
N.C.
入力専用(3)
N.C.
PIN_IN
N.C.
N.C.
N.C.
PIN_IN
OEJ
PIN_IN
N.C.
N.C.
N.C.
PIN_IN
(4)
N.C.
双方向専用 0
（オープンド
レイン）(5)
PIN_IN はク
ロック・ネッ
トワークま
たはロジッ
ク・アレイへ
駆動
はコ
ントロー
ル・ロジック
へ駆動
はコ
ンフィギュ
レーショ
ン・コントロ
ールへ駆動
双方向専用
OUTJ
OEJ
PIN_IN
N.C.
N.C.
N.C.
はコ
ンフィギュ
レーショ
ン・コントロ
ールへ駆動、
OUTJ は出力
バッファへ
駆動
出力専用(7)
OUTJ
0
0
N.C.
N.C.
N.C.
は出力
バッファへ
駆動
(6)
PIN_IN
OUTJ
IEEE Std. 1149.6 バウンダリ・スキャン・レジスタ
Arria 10 デバイスの HSSI トランスミッタ（ GXB_TX[p,n] ）とレシーバ/入力クロック・バッ
ファ（ GXB_RX[p,n] ）/（ REFCLK[p,n] ）の BSC は、I/O ピン用の BSC と異なります。
注: HSSI トランシーバの AC カップリングには EXTEST_PULSE JTAG 命令を使用する必要があり
ます。HSSI トランシーバの AC カップリングに EXTEST JTAG 命令を使用しないでください。
(3)
(4)
nCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、MSEL4
ンが含まれます。
(5)
(6)
(7)
と nCE ピンが含まれます。
PLL_ENA、VCCSEL、PORSEL、nIO_PULLUP、nCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、MSEL4
と nCE ピ
CONF_DONE と nSTATUS ピンが含まれます。
DCLK ピンが含まれます。
nCEO ピンが含まれます。
Altera Corporation
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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A10-JTAG
2014.08.18
9-13
IEEE Std. 1149.6 バウンダリ・スキャン・レジスタ
Arria 10 デバイスで、AC JTAG をコンフィギュレーションの前、後あるいは途中で行うこと
ができます。
図 9-3: Arria 10 デバイスの IEEE Std. 1149.6 BST 回路での HSSI トランスミッタ BSC
PMA
SDOUT
BSCAN
AC JTAG
Output Buffer
0
BSTX1
OE
0
D
Q
D
Q
1
1
Pad
Mission
0
(DATAOUT)
D
Q
D
Q
Tx Output
Buffer
0
1
TX_BUF_OE
BSOEB
1
nOE
Pad
OE Logic
MORHZ
ACJTAG_BUF_OE
0
0
BSTX0
D
Q
D
Q
1
MEM_INIT
SDIN
SHIFT
AC JTAG
Output Buffer
CLK
UPDATE
Capture
Registers
Update
Registers
HIGHZ
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
フィードバック
OE
1
AC_TEST
AC_MODE
MODE
Altera Corporation
9-14
A10-JTAG
2014.08.18
改訂履歴
図 9-4: Arria 10 デバイスの IEEE Std. 1149.6 BST 回路での HSSI レシーバ/入力クロック・バッファ
SDOUT
BSCAN
PMA
BSRX1
AC JTAG Test
Receiver
Hysteretic
Memory
0
BSOUT1
D
Q
Pad
Mission (DATAIN)
Optional INTEST/RUNBIST
not supported
1
RX Input
Buffer
Pad
BSRX0
AC JTAG Test
Receiver
0
D
BSOUT0
Q
Hysteretic
Memory
1
HIGHZ
SDIN
SHIFT
CLK
UPDATE
AC_TEST
MODE
Capture
Registers
MEM_INIT
AC_MODE
Update
Registers
改訂履歴
日付
バージョン
2014 年 8 月
2014.08.18
• 新しい命令コードを追加するために、JTAG プライベート命令
の項を更新
• TDO 出力バッファの詳細を更新するために、JTAG 動作用の I/
O 電圧の項を更新
• ユーザー・モードで BST を実行する場合の注を追加するため
に、BST の実行の項を更新
• Arria 10 デバイス I/O ピンのバウンダリ・スキャン・セルの項を
更新
2013 年 12 月
2013.12.02
初版。
Altera Corporation
変更内容
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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