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電子情報通信学会アナログ RF 研究会, Vol.RF2014-2
電子情報通信学会研究会資料
アナログ RF 研究会
IEICE Technical Report on Analog RF Technologies
2014 年 12 月 3－4 日
キャンパスプラザ京都
主催：電子情報通信学会 集積回路研究専門委員会
協賛：IEEE Solid-State Circuits Society Japan Chapter
協賛：IEEE Solid-State Circuits Society Kansai Chapter
http://www-lab13.kuee.kyoto-u.ac.jp/AnalogRF/
目次
2014 年 12 月 3 日（水）
開会挨拶
10:00-10:10
10:10-10:35
1. 温度補償回路を用いた高速セットリング ADPLL
○奥野 啓祐，正木 何奈，和泉 慎太郎，川口 博，吉本 雅彦（神戸大）
･･････ 1
10:35-11:00
2. DTMOS を用いた低電圧サブサンプリング PLL
○池田 翔, 李 尚曄, 伊藤 浩之, 石原 昇，益 一哉 （東工大）
･･････ 1
11:00-11:25
3. A Pulse-Driven VCO with Enhanced Efficiency
○Aravind Tharayil Narayanan, Kento Kimura, Wei Deng, Kenichi Okada,
and Akira Matsuzawa （東工大）
･･････ 2
13:00-13:40
4. [招待講演] 低消費電力モバイル TV チューナ SoC の開発
○上村 晋一朗（パナソニック）
13:40-14:05
5.
動的電源電圧制御による極低消費電力 D 級発振回路
○吉原 義昭, 間島 秀明, 藤本 竜一（東芝）
･･････ 2
14:05-14:30
6.
ワイヤレス電力伝送の受電回路の提案
○金子 成悟， 杉本 泰博（中央大）
･･････ 3
14:45-15:10
7.
3 相複素 RC バンドパスフィルタを用いた高精度イメージ抑圧無線受信機
構成の検討
○宇賀神 守，小林 雄太（日本工大），束原 恒夫（会津大）
･･････ 3
15:10-15:35
8.
SKILL 言語による光通信用高速アンプのレイアウト自動生成に関する検討
○土谷 亮（京大），盛 健次（東工大），小野寺 秀俊 （京大）
･･････ 4
15:35-16:00
9.
複素マルチバンドパス DAC の線形性向上アルゴリズム
○村上 正紘，小林 春夫 （群馬大）
･･････ 4
16:15-16:40
10. Single Slope ADC における連続時間型比較器に関する考察
○堀田 海平，大畠 賢一 （鹿児島大）
･･････ 5
16:40-17:05
11. SAR ADC における CDAC のセトリング時間に関する一考察
○大畠 賢一 （鹿児島大）
･･････ 5
17:05-17:30
12. 適応バイアス電流技術を用いた超低電力・高速 Rail-to-Rail オペアンプ
○尾崎 年洋, 廣瀬 哲也, 椿 啓志, 黒木 修隆, 沼 昌宏（神戸大）
･･････ 6
2014 年 12 月 4 日（木）
09:30-09:55
13. ミリ波帯における MOSFET の大信号モデリング
○奈原 諒，片山 光亮，高野 恭弥，天川 修平，吉田 毅，藤島 実 （広島
大）
･･････ 7
09:55-10:20
14. High-Q Inductor Modeling on Locally Semi-Insulated Si CMOS Substrate by
Helium-3 Bombardment
○ Ning Li, Kenichi Okada （ 東工 大） , Takeshi Inoue （住 重試 験検査 ）
Takuichi Hirano（東工大）, Hitoshi Sakane（住重試験検査） and Akira
Matsuzawa（東工大）
･･････ 7
10:35-11:15
15. [招待講演]低消費電力・超高速テラヘルツ CMOS 無線回路
○藤島 実（広島大）
11:15-11:55
16. [招待講演] 脳型集積回路の開発動向とナノデバイス・材料面からのブレ
ークスルーの期待
○森江 隆（九州工大）
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DTMOS を用いた低電圧サブサンプリング PLL
Low voltage sub-sampling PLL using DTMOS
東京工業大学, ○ 池田 翔，李 尚曄，伊藤 浩之，石原 昇，益 一哉
Tokyo Tech, Sho Ikeda, Sang yeop Lee, Hiroyuki Ito, Noboru Ishihara, Kazuya Masu
[email protected]
概要: 低消費電力なアナログ RF フロントエンドの設計は、近年の LSI 開発において最も注目されている
事項の一つである。その中でも、最も消費電力の大きいブロックの一つは、キャリア周波数を生成する
Ref
SSPD
PLL である。システム全体の消費電力を削減するためには低い電源電圧を用いるのが非常に有効である
が、PLL の位相雑音は低電圧下でひどく劣化する。低位相雑音を達成できる構成としてサブサンプリン
Pulser
グ PLL が知られているが [1]、MOS スイッチの特性劣化から低電圧環境下での動作は難しい。
PFD
今回我々は、DTMOS スイッチを用いた低電圧サブサンプリング PLL の設計試作評価を行い [2]、その
有効性を確認したので報告する。DTMOS 構造はスイッチの on/off 比を向上させ、低電圧下での SSPD/CP
の動作を可能にする。65 nm CMOS による試作の結果、消費電力 1.72mW, 帯域内位相雑音-98 dBc/Hz と
いう結果を得た。
参考文献: [1] X. Gao, et al., IEEE JSSC, vol. 45, pp. 1809–1821, Sep. 2010. [2] S. Ikeda, et al., IEEE A-SSCC, pp. 365–368, Nov.
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A Pulse-Driven VCO with Enhanced Efficiency
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[email protected]
An LC-VCO that achieves high efficiency by operating the transconductance elements using
voltage pulses is presented [1]. This work also describes an AM-PM mechanism that arises
while trying to achieve high efficiency in conventional class-C VCO by lowering the conduction angle, which in practice results in the performance degradation [1] [2].
The proposed
technique enables an unconditional lowering of the conduction angle in LC-VCO without any
performance degradation. A VCO is implemented in standard 180nm process using the
proposed pulse-driving technique. The area occupied by the VCO core is 0.155 mm2. The
implemented VCO works at 3.6GHz with a power consumption of 2.05mW from a 0.65V
power supply.
[1] Aravind Tharayil Narayanan, Kento Kimura, Wei Deng, Kenichi Okada and Akira Matsuzawa, “A Pulse-Driven LC-VCO with a Figure-of-Merit of -192dBc/Hz,”
IEEE European Solid-State Circuits Conference (ESSCIRC), Sep. 2014.
[2] A. Mazzanti and P. Andreani, “Class-C harmonic CMOS VCOs, with a general result on phase noise,” IEEE Journal of Solid-State Circuits, vol.43, no.12,
pp.2716-2729, Dec. 2008.
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Toshiba Corporation
Yoshiaki Yoshihara, Hideaki Majima and Ryuichi Fujimoto
[email protected]
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ཧ⪃ᩥ⊩: [1] Luca Fanori and Pietro Andreani,“Class-D CMOS Oscillators,” IEEE J. Solid-State Circuits, vol. 48, no. 12, pp. 3105–3119, Dec. 2013.
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A study of the receiving circuit in Wireless Power Transmission
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Chuo University
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Study of High-Image-Rejection Wireless-Receiver Architecture
using 3-Phase RC Complex Band Pass Filter
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ཧ⪃ᩥ⊩[1] M. Ugajin, “Proposal of Chanel-Grouping Wireless-Transceiver Architecture for Suppressing Local-Oscillator Phase
Noise,” IEICE Electronics Express (ELEX), vol. 9, p. 86, 2012
[2] T. Yamaji, et al, “A Direct Conversion Receiver Adopting Balanced Three-Phase Analog System” IEICE Trans, E93-A p.367, 2010.
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SKILL 言語による光通信用高速アンプのレ イアウト 自動生成に関
する検討
Layout generation of high-speed amplifier by SKILL language
土谷 亮 (京都大学)，盛 健次 (東京工業大学)，小野寺 秀俊 (京都大学)
Akira Tsuchiya, Kenji Mori and Hidetoshi Onodera
[email protected]
○
概要: 集積回路の物理設計において，アナログ回路，特に高周波アナログ回路のレ イア
ウト設計は自動化が進んでいない．高周波アナログ回路ではレ イアウトの違いによって
性能が顕著に変わることがあり，また一般に素子数がそれほど 多くないため自動化の恩
恵よりも手設計による性能の追求が優先されてきた背景がある．一方で，高周波アナロ
グ回路では，設計フローにおけるバックアノテーション (LPE した回路による設計の追
い込み) の重要性が高い．回路トポロジを変更した場合にはレイアウトをやり直してバッ
クアノテーションする必要があり，このループの負荷の高さが特にレ イアウトに熟練し
ていない設計者には大きな負担となっている．
検討: Cadence 設計環境で利用できる SKILL 言語を用いて，回路設計からバックアノ
テーションまでの設計負荷を軽減することができないかを検討した．TSMC 65nm プロ
セスを用いた実験では，デッド スペースが生じる，電源・グラウンド の配線が不十分な
どの問題はあるもののレ イアウトの自動生成に成功し，回路トポロジの変更に対応でき
ることを確認した．
図 1. SKILL によって生成した TIA のレ イアウト
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Linearity Improvement Algorithms of Complex Multi-Bandpass DACs
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Haruo Kobayashi
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レシーバ
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アップコンバージョン
I : In-phase（同相信号）
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テスト
cos ωs t
Q : Quadrature-phase（直交位相信号）
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4
Single Slope ADC ࡟࠾ࡅࡿ㐃⥆᫬㛫ᆺẚ㍑ჾ࡟㛵ࡍࡿ⪃ᐹ
Consideration on continuous time comparator in Single Slope ADC 㮵ඣᓥ኱Ꮫ ‫ۑ‬ᇼ⏣ ᾏᖹ኱␊ ㈼୍
Kagoshima University
‫ۑ‬Kaihei Hotta, Kenichi Ohhata
[email protected]
ᴫせSingle Slope ADC ࡟࠾࠸࡚ࠊ㐃⥆᫬㛫ᆺẚ㍑ჾࡣ㟁ᅽಙྕࢆ᫬㛫࡟ኚ᥮ࡍࡿᙺ๭ࢆ
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SAR ADC ࡟࠾ࡅࡿ CDAC ࡢࢭࢺࣜࣥࢢ᫬㛫࡟㛵ࡍࡿ୍⪃ᐹ
A Study of CDAC settling time in SAR ADC
㮵ඣᓥ኱Ꮫ኱Ꮫ㝔 ⌮ᕤᏛ◊✲⛉ ኱␊㈼୍
Department of Electrical and Electronics Engineering, Kagoshima University, Kenichi Ohhata
[email protected]
SAR ADC ࡣప㟁ຊࠊᑠ㠃✚࡛࠶ࡾࠊ࢚ࢿࣝࢠ࣮ຠ⋡࡟ඃࢀࡿࡓࡵࠊ┒ࢇ࡟◊✲
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SAR ADC ࡢ㏿ᗘࢆᚊ㏿ࡍࡿせᅉ࡜࡞ࡗ࡚࠸ࡓࠋᮏ◊✲࡛ࡣࢭࢺࣜࣥࢢ᫬㛫ࢆᨭ㓄
Vout
C0=C/8
C0=C/8
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R0
R0
R1
R2
Cp
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5
దԠόΠΞεిྲྀٕज़Λ༻͍ͨ௒௿ిྗɾߴ଎ Rail-to-Rail ΦϖΞϯϓ
A nano-watt power rail-to-rail CMOS amplifier with adaptive biasing for ultra-low power analog LSIs
ਆ‫ށ‬େֶ ˓ ඌ࡚೥༸, ኍ੉఩໵, ௴ ‫ࢤܒ‬, ࠇ໦मོ, প ণ޺
Kobe University Toshihiro Ozaki, Tetsuya Hirose, Keishi Tsubaki, Nobutaka Kuroki, and Masahiro Numa
{tosihiro@cas.|hirose@}eedept.kobe-u.ac.jp
֓ཁ: ຊ‫ڀݚ‬͸ɼదԠόΠΞεిྲྀٕज़Λར༻ͨ͠௒௿ిྗɾߴ଎ rail-to-rail ΦϖΞϯϓΛఏҊ͢Δɽ
ఏҊΦϖΞϯϓ͸φϊΞϯϖΞిྲྀ‫ͱݯ‬దԠόΠΞεճ࿏Λར༻͢Δ͜ͱͰɼ௒௿ిྗಈ࡞ͱߴ଎ಈ
࡞Λཱ྆͢ΔɽదԠόΠΞεճ࿏͸ैདྷճ࿏ [1] ͷߏ੒ʹ‫͖ͮج‬ɼrail-to-rail ಈ࡞ʹదͨ͠ߏ੒ʹվྑ
ͨ͠ɽਤ 1 ʹఏҊճ࿏ [2] ͷΞʔΩςΫνϟΛࣔ͢ɽఏҊճ࿏͸దԠόΠΞεճ࿏Λ૬ิߏ੒Ͱ౥ࡌ͠ɼ
rail-to-rail ೖྗʹର͠ߴ଎ʹಈ࡞͢Δɽ
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͞ΕͨɽఏҊճ࿏͸௒௿ిྗΞφϩάɾϑϩϯτΤϯυճ࿏Λ࣮‫͢ݱ‬Δཁૉճ࿏ͱͯ͠༗ޮͰ͋Δɽ
ँࣙ: ຊ‫ڀݚ‬ͷҰ෦͸ɼՊ‫ݚ‬අɼNEDO ͷॿ੒ʹΑΔɽ
ࢀߟจ‫ݙ‬: [1] Y. Tsuruya et al., “A nano-watt power CMOS amplifier with adaptive biasing for power-aware
analog LSIs,” in Proc. 38th European Solid-State Circuits Conf. (ESSCIRC 2012), 2012, pp. 69-72.
[2] T. Ozaki et al., “A nano-watt power rail-to-rail CMOS amplifier with adaptive biasing for ultra-low power
analog LSIs,” in Ext. Abstr. Solid State Devices and Materials (SSDM 2014), 2014, pp. 964-965.
6
ABC for nDP
IADP_p
VIN1
Nano-ampere
current ref.
Cascode
bias circuit
Rail-to-Rail
AMP
VIN2
VOUT
IADP_n
ABC for pDP
ਤ 1: ఏҊճ࿏ͷΞʔΩςΫνϟɽ
VIN
VIN
VOUT
VOUT
(a)
(b)
ਤ 2: Ԡ౴೾‫( ܗ‬a) ఏҊճ࿏ (b) ैདྷճ࿏ɽ
࣑ࣜἼᖏ࡟࠾ࡅࡿ 026)(7 ࡢ኱ಙྕࣔࢹࣜࣥࢢ
Millimeter-Wave Large Signal Modeling of MOSFET
ᗈᓥ኱Ꮫ ‫ۑ‬ዉཎㄹ ∦ᒣගு 㧗㔝ᜤᘺ ኳᕝಟᖹ ྜྷ⏣Ẏ ⸨ᓥᐇ
Hiroshima University
U\R#ILVKLURVKLPDXDFMS
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ࢀࡿ 026)(7 ࣔࢹ࡛ࣝࡣ㸪'&㸪ᑠಙྕ㸪኱ಙྕࡑࢀࡒࢀࡢ≉ᛶ࡛ᐇ ⤖ᯝ࡜஋㞳
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1
2
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4
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High-Q Inductor Modeling on Locally Semi-Insulated Si CMOS Substrate by Helium-3 Bombardment
‫ۑ‬ᮤ ᑀ㸪ᒸ⏣೺୍㸪஭ୖ ๛㸪ᖹ㔝ᣅ୍ࠊᆏ᰿ ோ㸪ᯇ⃝ ᫛
○Ning Li*, kenichi Okada*, Takeshi Inoue㸡, Takuichi Hirano*, Hitoshi Sakane㸡, and Akira Matsuzawa*
*Tokyo Institute of Technology, 㸡S.H.I.Examination & Inspection,Ltd
[email protected]
Abstract: A novel helium-3 ion bombardment technique is proposed for creating locally
C12
semi-insulating substrate areas. A helium-3 dose of only 1.0*1013 cm-2 increases a Si substrate
resistivity from 4 Ω·cm to above 1 kΩ·cm, which improves the quality factor of a 2-nH inductor with a
140-μm diameter by 38% (Q=16.3). Models built for inductors after ion bombardment show good
Cox1
The s-parameters are measured for all inductors and open circuits. Shunt parasitic capacitance of pads
are de-embedded by using open de-embedding method. Helium-3 ion bombardment is implemented and
15
0
Quality Factor
Implementation: Two-port inductors are implemented in a 180-nm CMOS process with 6 metal layers.
10
5
an Aluminum mask with windows open for inductors is utilized. The inductors are modeled with two-π
0
type equivalent circuit before and after the helium-3 bombardment. The parameters are determined by
Parameter
L1 L2
Csub1
coincidence with measured results.
Ls2 Rs2
Rs1 Ls1
0
L1, L2 [nH]
R1, R2 [Ω]
Cox2
R2
R1 Cox3
L1, L2 [nH]
Rsub2
Rsub1 Rsub3
Csub2 R1, R2 [Ω]
Csub3
C12 [fF]
Cox1 [fF]
(a)
Cox2 [fF]
2E+09 4E+09 6E+09 8E+09 1E+10
Cox3 [fF]
Rsub1 [Ω]
Rsub2 [Ω]
Rsub3 [Ω]
Csub1 [fF]
Csub2 [fF]
Csub3 [fF]
2
4
6
Frequency [GHz]
(b)
8
10
Without He
bombardment
With He
bombardment
2.87
4.19
0.56
4.73
36.40
23.40
24.10
47.50
1.00 x 103
3.04 x 103
0.75 x 103
7.60 x 103
16.50 x 103
5.21 x 103
5.00
2.12
7.12
(c)
using S-parameter fitting technique. The experimental results are shown in Fig. 1.
Reference: [1] C. Liao et al., EDL, 19, 461, 1998. [2] L. S. Lee et al., TED, 48, 928, 2001.
[3] D. D. Tang, et al, IEDM, 673, 2003. [4] C. C. Liu et al., IEDM 323, 2012.
7
Fig.1. (a) Inductor model. (b) Q factor fitting w/wo
ion bombardment. (c) Parameter values of (a).