1. No category

FJDL675001-03
発行日： 2014 年 4 月 1 日
ML675001
ARM7TDMI ベース汎用マイクロコントローラ （ROM less）
■ 概要
本 LSI は、RISC 方式の ARM7TDMI™を CPU コアとした µPLAT®-7D を CPU プラットフォームとして採用し
た高性能な汎用 CMOS 32 ビットマイクロコントローラです。最大動作周波数は 60 MHz です。8KB のユニファ
イド・キャッシュメモリ、フラッシュメモリ、32KB の RAM、および、周辺機能として、DMA コントローラ、GPIO、16
ビットタイマ、PWM、WDT、UART、同期シリアルポート、I2C、AD コンバータ、DRAM コントローラ等を集積し、
様々な組込みシステムの制御用マイクロコントローラとしてお使いいただけます。
■ 特長
● CPU
CPU ﾌﾟﾗｯﾄﾌｫｰﾑ
CPU コア
µPLAT®-7D
ARM7TDMI
32bit 命令(ARM 命令) と 16bit 命令(Thumb 命令) 混在
リトルエンディアンフォーマット
汎用レジスタバンク: 31 × 32 bits
バレルシフタ (ALU と連続処理)
乗算器: 32 × 8 (Modified Booth’s Algorithm)
デバッグ機能内蔵
キャッシュメモリ
8KB ユニファイド
4Way セットアソシアティブ
● 内蔵 FLASH ROM (MCP) 16 ビット幅
[ML675001]
: ROM less
● 内蔵 RAM
32KB (32 ビット幅)
● 割込みコントローラ
28 要因
内部要因 : 23
外部要因 : 5 (IRQ:4 , FIQ:1 )
● 外部メモリコントローラ
ROM(FLASH), SRAM, EDO-DRAM/SDRAM, I/O(4 banks)デバイス
● DMA
2ch : デュアルアドレスモード
サイクルスチール転送およびバースト転送サポート
● タイマ
1ch x 16bit オートリロード (OS 用：µPLAT-7D 内蔵)
6ch x 16bit オートリロード (アプリケーション用)
● WDT
1ch x 16bit
● PWM
2ch x 16bit
● シリアルインタフェース
1ch : UART(1 Byte Buffer) (µPLAT-7D 内蔵)
1ch : UART(16 Byte FIFO, 16550 互換)
1ch : 同期シリアルインタフェース
1ch x I2C (シングルマスタ)
● GPIO
4ch x 8 bit
(32 bit)
1ch x 10 bit
(10 bit)
● AD コンバータ
4ch x 10bit
ARM Powered ロゴ、ARM7TDMI、Multi-ICE、AMBA は商標登録出願済みの ARM の商標です。
µPLAT は弊社の登録商標です。本内容は製品の改良などのために予告なしに変更される場合があります。
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FJDL675001-03
ML675001
● 消費電力制御機能
● JTAG インタフェース
● 入力クロック
● 電源電圧
● 動作周波数
● 動作温度 (周囲温度)
● パッケージ
Standby: 全クロック停止
Halt: CPU、バスクロック停止
機能ブロック毎にクロック供給、停止可能
クロックギア機能:
動作周波数が入力クロックの 1/1, 1/2, 1/4, 1/8, 1/16, 1/32 に設定可能
バウンダリスキャン
JTAG-ICE と接続可能
振動子使用時：
5MHz～7.5MHz (8 逓倍)
内部クロック：40MHz～60MHz
5MHz～14MHz (4 逓倍)
内部クロック：20MHz～56MHz
外部発振器入力
20MHz～56MHz
内部クロック：20MHz～56MHz
コア部
: 2.25V～2.75V
I/O 部
: 3.0V～3.6V
PLL 部
: 2.25V～2.75V
アナログ部
: 3.0V～3.6V
60MHz (Max.)
-40℃～+85℃
144 ピン プラスチック LFBGA (P-LFBGA144-1111-0.8)
144 ピン プラスチック LQFP (LQFP144-P-2020-0.50-SK)
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FJDL675001-03
ML675001
■ ブロック図
TDI
TDO
nTRST
TMS
TCK
PIOC[6:2] / XA[23:19]
XA[18:0]
XD[15:0]
PIOC[7] / XWR
XOE_N
XWE_N
XBWE_N[1:0]
XROMCS_N
XRAMCS_N
XIOCS_N[3:0]
XBS_N[1:0]
PIOD[0] / XWAIT
PIOD[1] / XCAS_N
PIOD[2] / XRAS_N
PIOD[3] / XSDCLK
PIOD[4] / XSDCS_N
PIOD[5] / XSDCKE
PIOD[7:6] / XDQM[1:0]/XCAS_N[1:0]
5
µPLAT -7D
Cache
Mem.
8KB
ARM7TDMI
Cache
Cont.
System
Timer
SIO
System
Control
External
Memory
controller
DRAMC
Exp.
IRC
IRC
Internal RAM
32KB
Boot
ROM
4KB
DMAC
Exp.IOC
2
PIOB[0] / DREQ[0]
PIOB[2] / DREQ[1]
2
PIOB[1] / DREQCLR[0]
PIOB[3] / DREQCLR[1]
2
RESET_N
Timer
16bit x 6ch
PIOB[6] / STXD
PIOB[7] / SRXD
OSC0
OSC1_N
PIOE[9] / FIQ_N
PIOE[8:5] / EXINT_N[3:0]
VDD_CORE
VDD_IO
GND
AVDD
AGND
PLLVDD
PLLGND
TEST
CKOE_N
CKO
DRAME_N
BSEL[1:0]
FWR
JSEL
CLKMD[1:0]
PIOB[4:5] / TCOUT[1:0]
CGB
(PLL)
PWM
16bit x 2ch
1
2
PIOC[1:0] / PWMOUT[1:0]
WDT
4
UART
(16550)
8
3
SSIO
2
I2C
6
A/D
GPIO
42
PIOA[0] / SIN
PIOA[1] / SOUT
PIOA[2] / CTS
PIOA[3] / DRS
PIOA[4] / DCD
PIOA[5] / DTS
PIOA[6] / RTS
PIOA[7] / RI
PIOE[0] / SCLK
PIOE[1] / SDI
PIOE[2] / SDO
PIOE[3] / SDA
PIOE[4] / SCL
AIN [3:0]
VREFP
VREFN
PIOA[7:0]
PIOB[7:0]
PIOC[7:0]
PIOD[7:0]
PIOE[9:0]
3/24
FJDL675001-03
ML675001
■ 端子接続（上面図）
144 ピンプラスチック BGA
5
4
3
2
1
N
PIOD[6]/
XIOCS_ XIOCS_ XRAMC XBWE_
PIOC[4]/
XDQM[1
XOE_N
XA[16]
N[3]
N[1]
S_N
N[0]
XA[21]
]
13
12
XA[14]
XA[11]
XA[9]
XA[7]
XA[6]
M
PIOD[7]/
XIOCS_ XIOCS_
PIOC[7]/ PIOC[6]/ PIOC[2]/
XDQM[0
XWE_N
XA[17]
N[2]
N[0]
XWR
XA[23] XA[19]
]
XA[15]
XA[13]
XA[10]
XA[4]
XA[5]
L
PIOB[1]/
PIOB[2]/ PIOB[0]/ XROMC XBWE_ PIOC[5]/ PIOC[3]/
XA[18]
DREQC
DREQ[1] DREQ[0] S_N
N[1]
XA[22] XA[20]
LR[0]
XA[12]
VDD_IO
XA[8]
XA[2]
GND
K
PIOB[3]/ PIOB[5]/
DREQC TCOUT[ VDD_IO
LR[1]
1]
GND
XA[3]
XA[0]
XD[13]
XA[1]
J
PIOC[0]/
PWMOU
T[0]
VDD_IO
XD[15]
XD[11]
XD[14]
H
XBS_N[ XBS_N[ PIOD[0]/ VDD_C
0]
1]
XWAIT
ORE
VDD_C
ORE
XD[10]
NC
XD[12]
G
PIOD[2]/ PIOD[1]/
VDD_IO
XRAS_N XCAS_N
VDD_IO
XD[8]
CLKMD1
XD[9]
F
PIOD[4]/
PIOD[5]/
PIOD[3]/
XSDCS_
BSEL[1] XSDCK
XSDCLK
N
E
GND
XD[7]
XD[6]
XD[5]
E
PIOE[7]/
PIOE[8]/ PIOE[5]/
BSEL[0]
EXINT[2]
EXINT[3] EXINT[0]
GND
XD[2]
CLKMD0
XD[4]
D
PIOA[1]/
PIOE[0]/ PIOE[6]/ PIOE[9]/ PIOE[2]/
OSC1_N
SOUT
SCLK EXINT[1] EFIQ_N
SDO
GND
VDD_IO
XD[3]
XD[1]
FWR
XD[0]
RESET_
N
GND
11
10
GND
9
VDD_IO
8
7
VDD_C
VDD_IO
ORE
144pin LFBGA
(TOP VIEW)
GND
AIN[0]
VREFN VDD_IO
AIN[1]
AIN[3]
PIOA[0]/
VREFP
SIN
AGND
TDI
PIOE[1]/
SDI
CKO
TMS
CKOE_
N
B
nTRST
TDO
TCK
GND
VDD_IO
JSEL
DRAME
_N
OSC0
TEST
AIN[2]
11
10
9
8
7
PLLVDD PLLGND
13
注意:
12
GND
PIOB[4]/ PIOC[1]/
TCOUT[ PWMOU
T[1]
0]
C
A
6
AVDD
VDD_C PIOA[5]/
ORE
DTR
GND
PIOA[3]/ PIOA[7]/ PIOE[4]/ PIOB[7]/
DSR
RI
SCL
SRXD
PIOA[2]/ PIOA[4]/ PIOA[6]/ PIOE[3]/ PIOB[6]/
TEST1
CTS
DCD
RTS
SDA
STXD
6
5
4
3
2
1
NC 端子は、パッケージ内で、電気的に未接続です。
4/24
FJDL675001-03
ML675001
SIN
SOUT
CTS
DSR
DCD
DTR
RTS
RI
SDA
SCL
STXD
XDQM[0]/XCAS_N[0]
XDQM[1]/XCAS_N[1]
DREQCLR[0]
DREQ[0]
PWMOUT[1]
PWMOUT[0]
TCOUT[1]
TCOUT[0]
DREQCLR[1]
DREQ[1]
73
74
75
76
77
78
79
80
81
82
83
XBS_N[1]
XBS_N[0]
GND
PIOC[1]
PIOC[0]
PIOB[5]
PIOB[4]
PIOB[3]
PIOB[2]
VDD_IO
PIOB[1]
PIOB[0]
PIOD[7]
PIOD[6]
84
86
85
VDD_CORE
88
89
90
91
92
93
94
95
96
97
98
100
99
101
102
103
87
XCAS_N
XWAIT
XSDCKE
XSDCS_N
XSDCLK
XRAS_N
SDO
SDI
SCLK
EFIQ_N
EXINT[3]
EXINT[2]
EXINT[1]
EXINT[0]
104
(一次機能）
PLLVDD
PLLGND
CKO
JSEL
TMS
TCK
DRAME_N
CKOE_N
GND
OSC0
OSC1_N
VDD_IO
TEST
PIOA[0]
PIOA[1]
AVDD
VREFP
AIN[0]
AIN[1]
AIN[2]
AIN[3]
VREFN
AGND
GND
PIOA[2]
109
72
110
71
111
70
112
69
113
68
114
67
115
66
116
65
117
64
118
63
119
62
120
61
121
60
122
59
144pin LQFP
(TOP VIEW)
123
124
125
126
58
57
56
55
127
54
128
53
129
52
130
51
131
50
132
49
133
48
VDD_IO
134
47
PIOA[3]
PIOA[4]
135
46
136
45
VDD_CORE
137
44
PIOA[5]
PIOA[6]
PIOA[7]
GND
PIOE[3]
PIOE[4]
PIOB[6]
138
43
139
42
140
41
141
40
142
39
143
38
144
37
(二次機能）
XWR
XA[23]
XA[22]
XA[21]
XA[20]
XA[19]
7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36
SRXD
(一次機能）
(二次機能）
4 5 6
XIOCS_N[3]
XIOCS_N[2]
XIOCS_N[1]
GND
XIOCS_N[0]
XRAMCS_N
XROMCS_N
XBWE_N[1]
XBWE_N[0]
XWE_N
VDD_IO
XOE_N
PIOC[7]
PIOC[6]
VDD_CORE
PIOC[5]
PIOC[4]
PIOC[3]
VDD_IO
PIOC[2]
XA[18]
GND
XA[17]
XA[16]
XA[15]
GND
XA[14]
XA[13]
XA[12]
XA[11]
XA[10]
VDD_IO
XA[9]
XA[8]
XA[7]
XA[6]
TEST1
PIOB[7]
FWR
RESET_N
VDD_IO
XD[0]
XD[1]
XD[2]
XD[3]
XD[4]
GND
CLKMD0
XD[5]
XD[6]
GND
XD[7]
CLKMD1
VDD_IO
XD[8]
XD[9]
XD[10]
VDD_CORE
NC
XD[11]
XD[12]
VDD_IO
XD[13]
XD[14]
XD[15]
XA[0]
XA[1]
XA[2]
XA[3]
GND
XA[4]
XA[5]
1 2 3
注意:
105
nTRST
TDO
TDI
PIOE[2]
PIOE[1]
PIOE[0]
PIOE[9]
PIOE[8]
PIOE[7]
PIOE[6]
PIOE[5]
BSEL[1]
BSEL[0]
PIOD[5]
PIOD[4]
PIOD[3]
PIOD[2]
VDD_IO
GND
PIOD[1]
PIOD[0]
106
(一次機能）
107
(二次機能）
108
(一次機能）
(二次機能）
144 ピンプラスチック LQFP
NC 端子は、パッケージ内で、電気的に未接続です。
5/24
FJDL675001-03
ML675001
■ 端子一覧
ピン番号
LQFP LFBGA
1
A1
2
B1
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
C3
C1
D3
C2
D1
E3
D2
E1
E4
E2
F1
F2
F4
F3
G2
G4
G3
G1
H3
H4
H2
J2
H1
J4
K2
J1
J3
K3
K1
L2
K4
L1
M2
M1
N1
N2
L3
N3
L4
M3
N4
L5
M4
N5
K5
端子名
TEST1
PIOB[7]
FWR
RESET_N
VDD_IO
XD[0]
XD[1]
XD[2]
XD[3]
XD[4]
GND
CLKMD0
XD[5]
XD[6]
GND
XD[7]
CLKMD1
VDD_IO
XD[8]
XD[9]
XD[10]
VDD_CORE
NC
XD[11]
XD[12]
VDD_IO
XD[13]
XD[14]
XD[15]
XA[0]
XA[1]
XA[2]
XA[3]
GND
XA[4]
XA[5]
XA[6]
XA[7]
XA[8]
XA[9]
VDD_IO
XA[10]
XA[11]
XA[12]
XA[13]
XA[14]
GND
一次機能
I/O
機能
I
テストモード設定
I/O
汎用ポート（割り込み機
能あり）
I
テストモード設定
I
リセット入力
VDD I/O 用電源
I/O
外部データバス
I/O
外部データバス
I/O
外部データバス
I/O
外部データバス
I/O
外部データバス
GND GND
I
クロックモード設定 0
I/O
外部データバス
I/O
外部データバス
GND GND
I/O
外部データバス
I
クロックモード設定 1
VDD I/O 用電源
I/O
外部データバス
I/O
外部データバス
I/O
外部データバス
VDD CORE 用電源
NC
－
I/O
外部データバス
I/O
外部データバス
VDD I/O 用電源
I/O
外部データバス
I/O
外部データバス
I/O
外部データバス
O
外部アドレスバス出力
O
外部アドレスバス出力
O
外部アドレスバス出力
O
外部アドレスバス出力
GND GND
O
外部アドレスバス出力
O
外部アドレスバス出力
O
外部アドレスバス出力
O
外部アドレスバス出力
O
外部アドレスバス出力
O
外部アドレスバス出力
VDD I/O 用電源
O
外部アドレスバス出力
O
外部アドレスバス出力
O
外部アドレスバス出力
O
外部アドレスバス出力
O
外部アドレスバス出力
GND GND
端子名
二次機能
I/O
－
SRXD
－
I
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
機能
SIO 受信データ入力
6/24
FJDL675001-03
ML675001
ピン番号
LQFP LFBGA
48
M5
49
N6
50
M6
51
K6
52
L6
53
M7
端子名
XA[15]
XA[16]
XA[17]
GND
XA[18]
PIOC[2]
54
55
K7
L7
VDD_IO
PIOC[3]
56
N7
PIOC[4]
57
L8
PIOC[5]
58
59
K8
M8
VDD_CORE
PIOC[6]
60
M9
PIOC[7]
61
N8
XOE_N
62
63
64
K9
M10
N9
VDD_IO
XWE_N
XBWE_N[0]
65
L9
XBWE_N[1]
66
L10
XROMCS_N
67
N10
XRAMCS_N
68
69
70
71
72
73
M11
K10
N11
M12
N12
N13
XIOCS_N[0]
GND
XIOCS_N[1]
XIOCS_N[2]
XIOCS_N[3]
PIOD[6]
74
M13
PIOD[7]
75
L11
PIOB[0]
76
L13
PIOB[1]
77
78
K11
L12
VDD_IO
PIOB[2]
79
K13
PIOB[3]
80
J11
PIOB[4]
一次機能
I/O
機能
O
外部アドレスバス出力
O
外部アドレスバス出力
O
外部アドレスバス出力
GND GND
O
外部アドレスバス出力
I/O
汎用ポート（割り込み機
能あり）
VDD I/O 用電源
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
VDD CORE 用電源
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
O
アウトプットイネーブル
（SDRAM を除く）
VDD I/O 用電源
O
ライトイネーブル
O
バイトライトイネーブル
（LSB）
O
バイトライトイネーブル
（MSB）
O
外部 ROM チップセレク
ト
O
外部 RAM チップセレク
ト
O
I/O チップセレクト 0
GND GND
O
I/O チップセレクト 1
O
I/O チップセレクト 2
O
I/O チップセレクト 3
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
VDD I/O 用電源
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
端子名
二次機能
I/O
－
－
－
－
－
XA[19]
－
－
－
－
－
O
－
XA[20]
－
O
XA[21]
O
XA[22]
O
－
XA[23]
－
O
XWR
O
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
XDQM[1]/XC
AS_N[1]
－
－
－
－
－
O
XDQM[0]/XC
AS_N[0]
O
DREQ[0]
I
DREQCLR[0]
O
－
DREQ[1]
－
I
DREQCLR[1]
O
TCOUT[0]
O
機能
外部アドレスバス出
力
外部アドレスバス出
力
外部アドレスバス出
力
外部アドレスバス出
力
外部アドレスバス出
力
外部 I/O バンク 0/1
のバスの転送方向
INPUT/OUTPUT マ
スク/CAS （MSB）
INPUT/OUTPUT マ
スク/CAS (LSB）
DMA リクエスト信号
（CH0）
DREQ クリア信号
（CH0）
DMA リクエスト信号
（CH1）
DREQ クリア信号
（CH1）
DMAC Terminal
Count（CH0）
7/24
FJDL675001-03
ML675001
ピン番号
LQFP LFBGA
81
K12
端子名
PIOB[5]
一次機能
I/O
機能
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
GND GND
O
外部メモリバイトセレク
ト（LSB）
O
外部メモリバイトセレク
ト（MSB）
VDD CORE 用電源
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
GND GND
VDD I/O 用電源
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I
ブートデバイス選択
I
ブートデバイス選択
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
82
J13
PIOC[0]
83
J10
PIOC[1]
84
85
J12
H13
GND
XBS_N[0]
86
H12
XBS_N[1]
87
88
H10
H11
VDD_CORE
PIOD[0]
89
G12
PIOD[1]
90
91
92
G10
G11
G13
GND
VDD_IO
PIOD[2]
93
F11
PIOD[3]
94
F10
PIOD[4]
95
F12
PIOD[5]
96
97
98
E12
F13
E10
BSEL[0]
BSEL[1]
PIOE[5]
99
D12
PIOE[6]
100
E13
PIOE[7]
101
E11
PIOE[8]
102
D11
PIOE[9]
103
D13
PIOE[0]
I/O
104
C12
PIOE[1]
I/O
105
D10
PIOE[2]
I/O
106
107
108
109
110
111
C13
B12
B13
A13
A12
C11
TDI
TDO
nTRST
PLLVDD
PLLGND
CKO
I
O
I
VDD
GND
O
汎用ポート（割り込み機
能あり）
汎用ポート（割り込み機
能あり）
汎用ポート（割り込み機
能あり）
JTAG データ入力
JTAG データ出力
JTAG リセット
PLL 用電源
PLL 用 GND
クロック出力
端子名
TCOUT[1]
PWMOUT[0]
二次機能
I/O
機能
O
DMAC Terminal
Count（CH1）
O
PWM 出力（CH0）
PWM 出力（CH1）
PWMOUT[1]
O
－
－
－
－
－
－
－
XWAIT
－
I
XCAS_N
O
－
－
XRAS_N
－
－
O
XSDCLK
O
XSDCS_N
O
XSDCKE
O
－
－
EXINT[0]
－
－
I
割り込み入力
EXINT[1]
I
割り込み入力
EXINT[2]
I
割り込み入力
EXINT[3]
I
割り込み入力
EFIQ_N
I
FIQ 入力
SCLK
I/O
SDI
I
SDO
O
－
－
－
－
－
－
－
－
－
－
－
－
ウェイト入力
カラムアドレスストロ
ーブ （SDRAM）
ロウアドレスストロー
ブ （SDRAM/EDO）
SDRAM 用クロック
SDRAM チップセレ
クト
クロックイネーブル
（SDRAM）
SSIO クロック
SSIO シリアル受信
データ
SSIO シリアル送信
データ
8/24
FJDL675001-03
ML675001
ピン番号
LQFP LFBGA
112
A11
113
C10
114
B11
115
A10
116
C9
117
B10
118
A9
119
D9
120
B9
121
A8
122
B8
端子名
JSEL
TMS
TCK
DRAME_N
CKOE_N
GND
OSC0
OSC1_N
VDD_IO
TEST
PIOA[0]
一次機能
I/O
機能
I
JTAG セレクト
I
JTAG モード選択
I
JTAG クロック
I
DRAM イネーブル
I
クロック出力イネーブル
GND GND
I
発振入力端子
O
発振出力端子
VDD I/O 用電源
I
テストモード設定
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
VDD A/D コンバータ用電源
I
A/D コンバータ用
Reference 電圧
I
A/D コンバータ
アナログ入力ポート
I
A/D コンバータ
アナログ入力ポート
I
A/D コンバータ
アナログ入力ポート
I
A/D コンバータ
アナログ入力ポート
GND A/D コンバータ用
Reference GND
GND A/D コンバータ用 GND
GND GND
I/O
汎用ポート（割り込み機
能あり）
VDD I/O 用電源
I/O
汎用ポート（割り込み機
能あり）
I/O
汎用ポート（割り込み機
能あり）
VDD CORE 用電源
123
D8
PIOA[1]
124
125
C8
B7
AVDD
VREFP
126
D7
AIN[0]
127
C7
AIN[1]
128
A7
AIN[2]
129
C6
AIN[3]
130
D6
VREFN
131
132
133
B6
B5
A6
AGND
GND
PIOA[2]
134
135
D5
B4
VDD_IO
PIOA[3]
136
A5
PIOA[4]
137
C5
VDD_CORE
138
C4
PIOA[5]
I/O
139
A4
PIOA[6]
I/O
140
B3
PIOA[7]
I/O
141
142
D4
A3
GND
PIOE[3]
GND
I/O
143
B2
PIOE[4]
I/O
144
A2
PIOB[6]
I/O
汎用ポート（割り込み機
能あり）
汎用ポート（割り込み機
能あり）
汎用ポート（割り込み機
能あり）
GND
汎用ポート（割り込み機
能あり）
汎用ポート（割り込み機
能あり）
汎用ポート（割り込み機
能あり）
端子名
二次機能
I/O
－
－
－
－
－
－
－
－
－
－
SIN
－
－
－
－
－
－
－
－
－
－
I
SOUT
O
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
CTS
－
－
I
－
DSR
－
I
DCD
I
機能
UART Serial Data
In
UART Serial Data
Out
UART Clear To
Send
UART Set Ready
UART Carrier
Detect
－
－
DTR
O
UART Data
Terminal Ready
RTS
O
UART Request To
Send
RI
I
UART Ring
Indicator
－
SDA
－
I/O
I2C データ入出力
SCL
O
I2C クロック出力
STXD
O
SIO 送信データ出力
9/24
FJDL675001-03
ML675001
■ 端子説明
端子名
I/O
説 明
一次/
二次
論理
—
負
—
正
—
正
—
—
—
—
—
—
負
システム
RESET_N
BSEL[1:0]
CLKMD[1:0]
OSC0
OSC1_N
CKO
CKOE_N
I
I
I
リセット入力
ブートデバイス選択信号
BSEL[1] BSEL[0] ブートデバイス
0
0
内蔵 Flash（※使用出来ません）
0
1
外部 ROM
1
*
ブートモード
選択されたデバイスが、リセット後 BANK0(0x0000_0000～0x07FF_FFFF)に
割り付けられます。
クロックモード設定
PLL 動作 CLKMD OSC 端子の 逓倍後の内部
備考
[1:0]
モード
入力周波数 クロック周波数
11
8 倍モード
5～7.5 MHz 40～60 MHz
10
4 倍モード
5～14 MHz
20～56 MHz
0
1
1 倍モード
20～56 MHz 20～56 MHz 水晶振動子は接続でき
ませんので、外部クロッ
ク入力としてください。
00
リザーブ
―
―
設定禁止
水晶振動子接続端子/クロック入力
水晶振動子を接続する場合、OSC0 と OSC1_N に接続します。5MHz～14MHｚ
までの振動子をサポートしています。
直接クロックを入力（5~14MHz、20MHz~56MHz）することも可能です。
O 水晶振動子接続端子
水晶振動子を使用しない場合は、この端子はオープンにしてください。
O クロック出力
I クロック出力イネーブル
I
—
Debug サポート
TCK
TMS
nTRST
TDI
TDO
I
I
I
I
O
デバッグ時に使用する端子です。通常は GND に接続してください。
デバッグ時に使用する端子です。通常は High レベルを入力してください。
デバッグ時に使用する端子です。通常は GND に接続してください。
デバッグ時に使用する端子です。通常は High レベルを入力してください。
デバッグ時に使用する端子です。通常はオープンにしてください。
—
—
—
—
—
—
正
負
正
正
一次
正
一次
正
一次
正
一次
正
一次
正
汎用入出力ポート
PIOA[7:0]
PIOB[7:0]
PIOC[7:0]
PIOD[7:0]
PIOE[9:0]
I/O 汎用ポート。
二次機能を持つので、二次機能を使用する場合、PORT として使用できません。
I/O 汎用ポート。
二次機能を持つので、二次機能を使用する場合、PORT として使用できません。
I/O 汎用ポート。
二次機能を持つので、二次機能を使用する場合、PORT として使用できません。
I/O 汎用ポート。
二次機能を持つので、二次機能を使用する場合、PORT として使用できません。
PIOD[7:0]は DRAME_N 端子によって DRAM コントローラを有効にした場合は、
二次機能に固定されるため、PORT として使用できません。
I/O 汎用ポート。
二次機能を持つので、二次機能を使用する場合、PORT として使用できません。
10/24
FJDL675001-03
ML675001
端子名
説 明
I/O
一次/
二次
論理
二次
正
—
—
正
正
—
—
—
—
—
—
—
—
—
負
負
負
負
負
負
負
負
負
外部バス
XA[23:19]
XA[18:0]
XD[15:0]
O 外部 RAM、外部 ROM、外部 I/O、外部 DRAM 接続バスのアドレス。
リセット直後は一次機能 PIOC[6:2]の設定になっています。
O 外部 RAM、外部 ROM、外部 I/O、外部 DRAM 接続バスのアドレスバス。
I/O 外部 RAM、外部 ROM、外部 I/O、外部 DRAM 接続バスのデータバス。
外部バス制御信号
ROM バンクチップセレクト
SRAM バンクチップセレクト
I/O チップセレクト 0
I/O チップセレクト 1
I/O チップセレクト 2
I/O チップセレクト 3
アウトプットイネーブル/リードイネーブル
ライトイネーブル
バイトセレクト。XBS_N[1]は MSB、XBS_N[0]は LSB
XROMCS_N
XRAMCS_N
XIOCS_N[0]
XIOCS_N[1]
XIOCS_N[2]
XIOCS_N[3]
XOE_N
XWE_N
XBS_N[1:0]
O
O
O
O
O
O
O
O
O
XBWE_N[0]
XBWE_N[1]
XWR
O LSB ライトイネーブル
—
O MSB ライトイネーブル
—
O I/O バンク 0/1 の外部バスのデータ転送方向を示します。モトローラ系の I/O デ 二次
バイスに接続する場合に使用します。 L: read , H: write
XWR は二次機能に割り当てられていますので、使用する場合は GPCTL で設
定します。
I/O バンク 2/3 では使用できません。
I I/O バンク 0/1/2/3 のウェイト信号。この信号を入力することで、レジスタ設定値よ 二次
り遅いデバイスを接続することが可能です。
XWAIT
負
負
—
正
外部バス制御信号（DRAM）
XRAS_N
XCAS_N
XSDCLK
XSDCKE
XSDCS_N
XDQM[1]/
XCAS_N[1]
XDQM[0]/
XCAS_N[0]
O ロウアドレスストローブ信号
EDO-DRAM/SDRAM 両方で使用します。
O カラムアドレスストローブ信号（SDRAM 用）
O SDRAM 用クロック（内部の HCLK と同じ周波数となります）
O クロックイネーブル（SDRAM 用）
O チップセレクト（SDRAM 用）
O SDRAM 接続時：DQM（MSB）
EDO-DRAM 接続時：カラムアドレスストローブ信号（MSB）
O SDRAM 接続時：DQM（LSB）
EDO-DRAM 接続時：カラムアドレスストローブ信号（LSB）
二次
負
二次
二次
二次
二次
二次
負
—
—
負
正/負
二次
正/負
二次
正
二次
正
二次
二次
正
正
二次
正
二次
正
DMA 制御信号
DREQ[0]
I
DREQCLR
[0]
O
TCOUT[0]
DREQ[1]
O
I
DREQCLR
[1]
O
TCOUT[1]
O
CH0DMA 要求信号。DMA コントローラで DREQ タイプに設定した場合に使用し
ます。
CH0DREQ 信号クリア要求。この信号が出力された時、DMA デバイスは DREQ
をオフにします。
CH0DMA デバイスに対して最後の転送を開始したことを示します。
CH1DMA 要求信号。DMA コントローラで DREQ タイプに設定した場合に使用し
ます。
CH1DREQ 信号クリア要求。この信号が出力された時、DMA デバイスは DREQ
をオフにします。
CH1DMA デバイスに対して最後の転送を開始したことを示します。
11/24
FJDL675001-03
ML675001
端子名
一次/
二次
論理
二次
二次
二次
正
正
負
二次
負
二次
負
二次
負
二次
負
二次
負
二次
正
二次
正
I/O I2C データ。NMOS オープンドレイン機能で動作します。外部にプルアップ抵抗 二次
を接続してください。
O I2C クロック。NMOS オープンドレイン機能で動作します。外部にプルアップ抵抗 二次
を接続してください。
正
I/O シリアルクロック
二次
—
説 明
I/O
UART
SIN
SOUT
CTS
DSR
DCD
DTR
RTS
RI
I シリアルデータ入力
O シリアルデータ出力
I Clear To Send
MODE またはデータセット側でデータの送受信が準備完了していることを示しま
す。
またこの信号は MODEM ステータス入力信号で、入力状態はモデムステータス
レジスタのビット 4 に反映されます。
I Data Set Ready
MODEM またはデータセット側で UART との通信リンクの確立準備が完了して
いることを示します。
またこの信号は MODEM ステータス入力信号で、入力状態はモデムステータス
レジスタのビット 5 に反映されます。
I Data Carrier Detect
MODEM またはデータセット側でデータキャリア信号を検出していることを示しま
す。
またこの信号は MODEM ステータス入力信号で、入力状態はモデムステータス
レジスタのビット 7 に反映されます。
O Data Terminal Ready
UART 側で MODEM またはデータセット側との通信リンクの確立準備が完了し
ていることを示します。
またこの信号は MODEM 制御出力信号で、モデム制御レジスタのビット 0 に設
定された状態が、この信号に出力されます。
O Request To Send
UART 側でデータの送受信準備が完了していることを MODEM またはデータセ
ット側に通知します。
またこの信号は MODEM 制御出力信号で、モデム制御レジスタのビット 1 に設
定された状態が、この信号に出力されます。
O Ring Indicator
MODEM またはデータセット側で電話呼出し信号を受信したことを示します。
またこの信号は MODEM ステータス入力信号で、入力状態はモデムステータス
レジスタのビット 6 に反映されます。
SIO
STXD
SRXD
O SIO の送信信号
I SIO の受信信号
I2C
SDA
SCL
—
同期シリアル
SCLK
SDI
I
シリアル受信データ
二次
正
SDO
O シリアル送信データ
二次
正
O CH0 の PWM 出力
O CH1 の PWM 出力
二次
正
二次
正
PWM 信号
PWMOUT [0]
PWMOUT[1]
12/24
FJDL675001-03
ML675001
端子名
説 明
I/O
一次/
二次
論理
A/D コンバータ
AIN[0]
I
Ch0 アナログ入力
—
—
AIN[1]
I
Ch1 アナログ入力
—
—
AIN[2]
I
Ch2 アナログ入力
—
—
AIN[3]
I
Ch3 アナログ入力
—
—
VREFP
I
A/D コンバータ用のリファレンス電圧(VDD レベル)
—
—
VREFN
I
—
A/D コンバータ用のリファレンス電圧（GND レベル）
—
AVDD
A/D コンバータ用電源
—
—
AGND
A/D コンバータ用グランド
—
—
割込み信号
EXINT[3:0]
I
外部からの割込み入力信号
二次
正/負
EFIQ_N
I
外部からの割込み入力信号
割込み制御部経由で ARM の FIQ 入力に接続されます。
二次
負
MODE
DRAME_N
I
DRAM イネーブルモード
—
負
TEST
I
テストモード設定
—
正
TEST1
I
テストモード設定
—
正
FWR
I
テストモード設定
—
JSEL
I
正
—
—
JTAG セレクト信号。L: オンボードデバッグ、H: バウンダリスキャン。
—
電源
VDD_CORE
コア用電源
—
VDD_IO
I/O 用電源
—
—
GND
コアおよび I/O 用グランド
—
—
PLLVDD
PLL 用電源
—
—
PLLGND
PLL 用 GND
—
—
13/24
FJDL675001-03
ML675001
■ 機能説明
● CPU
CPU コア
動作周波数
バイト順序
命令
汎用レジスタバンク
バレルシフタ内蔵
乗算器
デバッグ機能内蔵
：
：
：
：
：
：
：
：
ARM7TDMI
1 MHz ～ 60 MHz
リトルエンディアン
ARM 命令（32 bit 長）と Thumb 命令（16 bit 長）混在可能
31 × 32 bit
1 命令で ALU とバレルシフトのオペレーションを実行可能
32 bit × 8 bit (Modified Booth’s Algorithm)
JTAG インタフェース
● キャッシュメモリ
：8KB ユニファイド
：4Way セットアソシアティブ
：1 ライン 16 バイト
● 内蔵メモリ
フラッシュメモリ(MCP)
RAM
： なし
[ML675001]
： 32KB 8KW x 32bit
読み出し・書込み(8/16/32bit)：3 サイクル（キャッシュ未使用時）
● 割込みコントローラ
ARM コアの持つ割り込み入力信号としては、高速割込み入力（FIQ）と割込み入力（IRQ）があります。
割込みコントローラは、これらの ARM コアへの割込み信号の制御を行います。
(1) 割込み要因
28 要因、 内部要因： 23、 外部要因： 5 （外部端子： EXINT[3:0]、EFIQ_N）
(2) 割込み優先レベル
各要因毎に優先順位を 8 レベル設定可能。(割り込みマスク機能を含む)
(3) 外部割込端子入力
EXINT[3:0]は、割り込み検出モードを選択できます。
レベルセンス
： 割込み信号レベルを選択
エッジセンス
： 立ち上がり、立ち下がりを選択
EFIQ_N は、立下りエッジセンスです。
(4) STANDBY モードの解除
クロック停止時におけるクロック停止解除要求の生成
14/24
FJDL675001-03
ML675001
● タイマ
16 bit のリロードタイマが 7 チャネルあり、この内 1 チャネルは OS 用のシステムタイマとして使うことを想定
しています。その他の 6 チャネルのタイマは、アプリケーションソフトウェアで使うことができます。
(1) システムタイマ
： 1ch
µPLAT-7D に内蔵されているタイマ：OS 用システムタイマを想定
- 16 bit タイマカウンタ
- オーバーフローによる割り込み発生
- インターバルモード
(2) アプリケーションタイマ
： 6ch
- 16 bit タイマカウンタ
- コンペア機能による割り込み発生
- チャネル毎にクロックを設定可
- チャネル毎にワンショット、インターバルモードを設定可
● WDT
ウォッチドックタイマの機能以外に、インタバルタイマモードの機能も持っています。
(1) 16 bit タイマ
(2) ウォッチドックタイマ/インタバルタイマモード選択可能
(3) 割込み/リセット発生
- ウォッチドッグタイマモード ：オーバーフローで割り込みまたは強制リセットを選択可
- インタバルタイマモード
：オーバーフローで割り込みを発生
(4) 最大周期
： 200 msec 以上
● PWM
一定周期でデューティを可変できる PWM (Pulse Width Modulation)機能を 2 チャンネル内蔵していま
す。各チャネルの PWM 出力の分解能は 16 bit です。
● シリアルインタフェース
シリアルインタフェースを 4 チャンネル内蔵しています。
(1) FIFO なし調歩同期シリアルインタフェース
： 1 ch
µPLAT-7D 内蔵シリアル
キャラクタ単位で同期を取り、データ転送を行なうシリアルポートです。バスクロックと独立したボーレ
ート用クロックを使った専用のボーレートジェネレータによる通信速度の設定、データ長、ストップビッ
ト、パリティビットの付加などの各種パラメータの選択が可能。
- 全二重調歩同期式
- サンプリングレート＝ボーレート x 16 サンプル
- キャラクタ長
：7, 8 bit
- ストップビット長
：1, 2 bit
- パリティ
：偶数、奇数、なし
- エラー検出
：パリティ、フレーミング、オーバーラン
- ループバック機能
：ON/OFF、パリティ、フレーミング、オーバーランエラー強制付加
- ボーレート生成
：専用ボーレートジェネレータ内蔵(8bit カウンタ)、バスクロックと独立
- HALT モード時は、内部ボーレートクロック停止
15/24
FJDL675001-03
ML675001
(2) FIFO 付き調歩同期シリアルインタフェース
： 1ch
業界標準の 16550A と機能的に同等な非同期通信素子 ACE(Asynchronous Communication
Element)で、送信、受信の両方に 16 Byte の FIFO を実装。
- 全二重緩衝方式
- 全状態報告機能
- 16 Byte 送信および受信 FIFO
- 送信、受信、ライン状態データセットの割り込みや FIFO の独立した制御
- モデム制御信号は、CTS, DCD, DSR, DTR, RI および RTS から構成
- キャラクタ長
：5, 6, 7, 8 bit
- ストップビット長
：1, 1.5, 2 bit
- パリティ
：偶数、奇数、なし
- エラー検出
：パリティ、フレーミング、オーバーラン
- ボーレート生成
：専用ボーレートジェネレータ内蔵
(3) 同期シリアルインタフェース
：1ch
8 bit のクロック同期式シリアルポート。
- HCLK の 1/8, 1/16, 1/32 分周を選択
- LSB ファーストまたは、MSB ファーストを選択
- マスタ／スレーブモード選択
- 送受信割込み、送受信バッファエンプティ割込み
- ループバックテスト機能
(4) I2C
：1ch
I2C BUS 規格に準拠し、シングルマスタデバイスとして動作。
- 通信モード
：マスタ・トランスミッタ / マスタ・レシーバ
- 通信速度
：100kbps(Standard mode) / 400kbps(Fast mode)
- アドレッシングフォーマット ：7 bit / 10 bit
- データバッファ
：1 Byte(1 段)
- 通信電圧
：2.7V～3.3V
● GPIO
42 bit のポートがあり、8 bit パラレルポート 4 チャンネル、10 bit パラレルポート 1 チャンネルで構成され
ます。
PIOA[7:0]
兼用ポート
UART
PIOB[7:0]
兼用ポート
DMAC, UART(uPLAT-7D),
PIOC[7:0]
兼用ポート
PWM, XA[23:19], XWR
PIOD[7:0]
兼用ポート
DRAM 制御信号など
PIOE[9:0]
兼用ポート
SSIO, I2C, 外部割込み信号
(1) ビット毎に入力/出力選択可能
(2) 割込みは各チャネルのすべてのポートに対して使用可能で、チャネル毎に割込みを発生
(3) 全ビットに対し割込みマスクと割込み検出極性を設定可能
(4) リセット直後は入力状態
(5) １次機能と２次機能の切り替えは、各ポートが割り振られた機能単位(上記)で設定
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ML675001
● A/D コンバータ
サンプル＆ホールド機能付逐次比較型 AD コンバータ
- 10 bit x 4ch
- スキャンモードとセレクトモード対応
- スキャンチャネルの一巡またはセレクトモードでの変換終了により割り込み発生
- 変換時間 ：最短 5μsec
● 外部メモリコントローラ
LSI の外部に接続する ROM（FLASH）、SRAM、SDRAM/EDO-DRAM、メモリマップド I/O デバイスの
アクセスを制御します。
(1) ROM（FLASH）アクセス機能
：１バンク
16 bit デバイスをサポート。
非同期タイプの ROM をサポート
FLASH メモリをサポート
： バイトライト（SRAM 相当の I/F のみで書き込み可能）
アクセスタイミング設定可
(2) SRAM アクセス機能
：１バンク
16 bit デバイスをサポート。
非同期タイプの SRAM をサポート
アクセスタイミング設定可
(3) DRAM アクセス機能
：１バンク
16 bit デバイスをサポート
EDO/SDRAM をサポート
： EDO-DRAM と SDRAM の同時接続は不可
アクセスタイミング設定可
(4) メモリマップド I/O アクセス機能
：２バンク、バンク毎にチップセレクト２本
16 bit / 8bit デバイスをサポート
：バンク毎に設定可
外部ウェイト入力サポート
バンク毎にアクセスタイミング設定可
● DMAC
2 チャンネルのダイレクト・メモリ・アクセス・コントローラで、メモリ—メモリ間、I/O—メモリ間、I/O 間のデータ
転送を行います。
メモリとしては、内部 RAM、外部 SRAM、外部 DRAM が対象になります。外部 ROM バンクは DMA の
対象になりません。外部 ROM はリマップによりバンク０にマッピングしても同様です。
(1) チャネル数
： 2ch
(2) チャネル優先順位 ： 固定モード
チャネル優先順位は常に固定（チャネル 0 > 1）
ラウンドロビン
転送要求を受け付けたチャネルの優先順位を最低にします
(3) 転送最大回数
： 65,536 回（64K 回）
(4) データ転送サイズ ： バイト（8 bit）、ハーフワード（16bit）、ワード（32 bit）
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ML675001
(5) バス権要求方式
(6) DMA 転送要求
(7) 割込み要求
： サイクルスチールモード
1 回の DMA 転送毎にバス権要求信号をアサートします
バーストモード
転送回数分の転送が終了するまでバス権要求信号をアサートします
： ソフトウェアリクエスト
CPU が DMAC 内部のソフトウェア転送要求ビットをセットすることで
DMA 転送を起動させます
外部リクエスト
各チャネルからに割り付けられた外部リクエストにより DMA 転送を起動
させます。
： 設定転送回数分の DMA 転送終了後、またはエラー発生後に CPU に割込
み要求を発生します。
割込み要求信号は各チャネル個別に出力します
割込み要求信号は各チャネル毎に出力をマスクできます
● 消費電力制御
動作クロックを制御することにより、消費電力を制御することができます。HALT モード、STANDBY モー
ド、クロックギア、および、機能ブロック単位のクロック供給制御をサポートしています。
(1) HALT モード
一部の機能ブロックを停止
HALT 対象
：CPU、内部 RAM、AHB バス制御
HALT モードの設定
：システム制御用のレジスタで指定
HALT モードの解除
：リセット、割込み
(2) STANDBY モード
LSI 全体のクロックを停止
：システム制御用のレジスタで指定
STANDBY モードの設定
STANDBY モードの解除
：リセット、外部割込み（FIQ 以外）
(3) クロックギア
クロックは、HCLK と CCLK の 2 系統あり、動的に HCLK、CCLK のクロック周波数を独立に変更可
能
HCLK
：CPU、バスインタフェース、SSIO、I2C に供給
CCLK
：タイマ、PWM、UART、A/D コンバータに供給
クロック分周値
：1/1, 1/2, 1/4, 1/8, 1/16, 1/32
(4) クロック供給制御
各機能ブロックへのクロック供給を制御
対象ブロック
：A/D、PWM、アプリケーションタイマ、DRAM コントローラ、DMA コ
ントローラ、UART(FIFO)、UART(uPLAT-7D)、SSIO、I2C
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ML675001
■ 絶対最大定格
項目
記号
条件
デジタル電源電圧(CORE)
VDD_CORE
定格値
–0.3～+3.6
単位
デジタル電源電圧(I/O)
VDD_IO
–0.3～+4.6
PLL 電源電圧
VDD_PLL
–0.3～+3.6
入力電圧
VI
–0.3～VDD_IO+0.3
出力電圧
VO
–0.3～VDD_IO+0.3
GND = AGND = 0 V
PLLGND = 0 V
Ta = 25°C
アナログ電源電圧
AVDD
アナログ基準電圧
VREF
アナログ入力電圧
VAI
–0.3～VDD_IO+0.3 かつ
–0.3～AVDD +0.3
–0.3～VREF
II
–10～+10
入力許容電流
–0.3～VDD_IO+0.3
1
出力許容電流 *
2
出力許容電流 *
–20～+20
IO
mA
–30～+30
許容損失(LFBGA)
PD
許容損失(LQFP)
PD
Ta=85°C
1 パッケージ当たり
1000
TSTG
—
–50～+150
保存温度
V
680
mW
°C
【注意】
*1 ＸＡ[15:0]を除く出力端子
*2 ＸＡ[15:0]
■ 動作条件
(GND = 0 V)
項目
デジタル電源電圧(CORE)
デジタル電源電圧(I/O)
PLL 用電源電圧
アナログ電源電圧
アナログ基準電圧
*1
記号
VDD_CORE
VDD_IO
VDD_PLL
AVDD
VREF
動作周波数
fOP
周囲温度
Ta
条件
—
VDD_PLL = VDD_CORE
AVDD = VDD_IO
VREF = AVDD = VDD_IO
VDD_CORE = 2.25～2.75
VDD_IO = 3.0～3.6
—
最小
2.25
3.0
2.25
3.0
3.0
標準
2.5
3.3
2.5
3.3
3.3
最大
2.75
3.6
2.75
3.6
3.6
単位
*2
—
60
MHz
–40
25
+85
°C
1
V
【注意】
*1 水晶振動子の発振周波数は、5ＭＨｚ～14ＭＨｚ
*2 SDRAM 使用時は、2.56MHz、EDO-DRAM 使用時は、6.4MHz、AD コンバータ使用時は、2MHz。
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ML675001
■ 電気的特性
● 直流特性
(VDD_CORE=2.25～2.75V,VDD_IO=3.0～3.6V,Ta =–40～+85°C)
項目
記号
“H”入力電圧
条件
最小
標準
最大
VDD_IO×0.8
—
VDD_IO+0.3
–0.3
—
VDD_IO×0.2
—
1.6
2.1
VT-
0.7
1.1
—
VHYS
0.4
0.5
—
VDD–0.2
—
—
VIH
“L”入力電圧
VIL
—
VT+
シュミットトリガ
入力しきい値電圧
IOH = –100 µA
“H”出力電圧
1
“H”出力電圧
*
“H”出力電圧
*
VOH
2
“L”出力電圧
1
“L”出力電圧
*
“L”出力電圧
*
VOL
2
3
入力リーク電流
*
4
入力電流
*
入力電流
*
IIH /IIL
IIL
5
IIH
6
入力リーク電流
IOH = –4 mA
2.35
—
—
IOH = –6 mA
2.35
—
—
IOL = 100 µA
—
—
0.2
IOL = 4 mA
—
—
0.45
IOL = 6 mA
—
—
0.45
–50
—
50
–200
–66
–10
10
66
200
VI = 0V / VDD_IO
VI = 0V
プルアップ抵抗 50kΩ
VI = VDD_IO V
プルダウン抵抗 約 50kΩ
VI = AVDD / 0V
–5
—
5
出力リーク電流
ILO
VO = 0V / VDD_IO 出力：Hi-Z
–50
—
50
入力端子容量
CI
—
—
6
—
出力端子容量
CO
—
—
9
—
入出力端子容量
CIO
—
—
10
—
7
アナログ基準電源電流
IREF
—
320
650
—
1
2
—
20
150
*
消費電流（スタンバイ時）
消費電流（HALT 時）
消費電流（動作時）
II
IDDS_CORE
AD 動作時
*
AD 停止時
Ta=25℃
8
*
—
10
40
IDDH_CORE fOP = 60MHz（外部クロック）
9
IDDH_IO CL=30pF *
—
37
55
—
6
10
IDD_CORE
—
75
120
—
17
25
IDDS_IO
IDD_IO
fOP = 60 MHz（外部クロック）
10
CL=30pF *
単位
V
µA
pF
µA
mA
【注意】
*1
*2
*3
*4
*5
*6
*7
*8
*9
*10
ＸＡ[15:0]を除く出力端子
ＸＡ[15:0]
RESET_N, TDI, TMS, JSEL, FWR 以外の端子
RESET_N, TDI, TMS 端子 (50ＫΩプルアップ抵抗付)
JSEL, FWR 端子 (50ＫΩプルダウン抵抗付)
アナログ入力端子（AIN0～AIN3）
AD の動作率が 20%の時
入力となるポートは、VDD_IO または 0V、プルアップ/プルダウン端子はオープン、それ以外は無負荷と
する。
DRAME_N ピンにより、DRAM コントローラ動作を停止した状態
キャッシュメモリ有効、外部 ROM 使用時
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ML675001
● A/D コンバータ特性
(VDD_CORE=2.25～2.75V, VDD_IO=3.0～3.6V, Ta =–40～+85°C)
記号
条件
最小
標準
最大
単位
分解能
項目
n
—
—
—
10
bit
直線性誤差
EL
—
±3
—
微分直線性誤差
ED
ゼロスケール誤差
EZS
フルスケール誤差
EFS
変換時間
tCONV
スループットレート
アナログ入力源
インピーダンス
Ri≦1kΩ
—
±3
—
—
±3
—
LSB
—
±3
—
—
5
—
—
μs
—
10
—
200
kHz
用語の定義
（1）分解能
識別可能な最小入力アナログ値。
10 ビットでは、210＝1024、すなわち(VREF－AGND)÷1024 に、分解できます。
（2）直線性誤差
10 ビット A/D コンバータとしての理想変換特性と、
実際の変換特性との偏差をいいます。
(したがって、量子化誤差を含みません。)
理想変換特性とは、VREF～AGND 間の電圧 1024 等分に分割したステップをいいます。
（3）微分直線性誤差
変換特性の滑らかさを示すもので、デジタル出力 1 ビット分の変化に対応するアナログ
入力電圧値の幅は、理想的には、1LSB=(VREF－AGND) ÷1024 で、この理想ビットサイ
ズと、変換範囲の任意の点におけるビットサイズとの偏差をいいます。
（4）ゼロスケール誤差
デジタル出力“000H”～“001H”切り替わりポイントの理想変換特性と、実際の変換特性と
の偏差をいいます。
（5）フルスケール誤差
デジタル出力“3FEH”～“3FFH”切り替わりポイントの理想変換特性と、実際の変換特性と
の偏差をいいます。
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ML675001
■ パッケージ寸法図
（単位：mm）
（単位：mm）
表面実装型パッケージ実装上の注意
表面実装型パッケージは、リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすい
パッケージです｡
したがって、リフロー実装の実施を検討される際には、その製品名、パッケージ名、ピン数、パッケージコード及
び希望されている実装条件（リフロー方法、温度、回数）、保管条件などを弊社担当営業まで必ずお問い合わ
せ下さい｡
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ML675001
■ 改版履歴
ドキュメント No.
発行日
PJDL675001-01
2003.6.23
PJDL675001-02
2003.10.30
ページ
改版前
改版後
–
–
6-10
6-10
–
21
変更内容
暫定初版発行
端子一覧記述ミス修正
直流特性追加
FJDL675001-01
2003.12.15
–
–
正式初版発行
FJDL675001-02
2008.3.13
3
3
ブロック図の差し替え
7
7
■端子一覧の LQFP ピン番号「60」の二次機能 XWR
の機能欄にて「外部バスの転送方向」を「外部 I/O バン
ク 0/1 のバス転送方向」に訂正。
10
10
■端子説明にて、端子名「CLKMD[1:0]」の説明欄に
クロックモード設定表を追加し、論理欄を「－」から
「正」に訂正。
11
11
■端子説明にて、端子名「XWR」の説明欄の「I/O バン
ク 0/1 でのみ使用可能です。」を「I/O バンク 2/3 では
使用できません。」に訂正し、最終行に移動。
端子名「XWAIT」の説明欄の「I/O バンクのウェイト信
号。」を「I/O バンク 0/1/2/3 のウェイト信号。」に訂正。
11
12
■端子説明にて、端子名「XSDCLK」の説明欄の「（内
部のシステムクロックと同じ周波数となります）」を「（内
部の HCLK と同じ周波数となります）」に訂正。
19
19
■動作条件にて、PLL 用電源電圧の条件欄「－」を
「VDD_PLL = VDD_CORE」に訂正。
同表の欄外の注意文に「*1」を追加挿入。
20
20
●直流特性にて、「“H”出力電圧 * 」と「“H”出力電
2
圧 * 」の行追加。
4
「入力電流 * （IIL）」の標準値の値「–73」を「–66」に
訂正。
5
「入力電流 * （IIH）」の規格追加及び注意文「*5」追
加。
上記追加により「*5」以降注記の数字変更。
全頁
全頁
1
ヘッダの変更。
1,3,10,14 1,3,10,14 フラッシュ内蔵モデル ML67Q4002/67Q4003 に関す
,17
,17
る記載を削除。
FJDL675001-03
・以下のパッケージ を削除。
144 ピン プラスチック LQFP
(LQFP144-P-2020-0.50-K)
2014.4.1
2,22
2,22
・以下のパッケージ を追加。
144 ピン プラスチック LQFP
(LQFP144-P-2020-0.50-SK)
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ML675001
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