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INTEL プロセッサの
技術ロードマップ
2014 年 7 月
目次
Pentium から Ivy Bridge までの Intel の製品ライン
100 nm ノード超 (Gate-First)
サブ 100 nm ノード:
90 nm および 65 nm (Gate-First)
45 nm、32nm、および 22nm (Gate-Last、高誘電、メタルゲート)
「技術ノード」関連パラメータ
コンタクテッドゲートピッチ
6T SRAM セルサイズ
メタル 1 ピッチ
今後
今後の展開
技術ロードマップ Intel プロセッサ 2014
TechInsights の許可なく、再利用することを禁じます
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100 nm 超、Gate-First: パッケージ (上面図および底面図)
0.35 µm
Intel Pentium
マイクロプロセッサ (200 MHz)
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0.18 µm
Intel III マイクロプロセッサ
「Coppermine」(450 MHz)
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0.13 µm
Intel III マイクロプロセッサ
「Tualatin」(1.26 GHz)
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100 nm 超、Gate-First: ダイおよびダイの刻印
0.35 µm
Intel Pentium
マイクロプロセッサ (200 MHz)
0.18 µm
Intel III マイクロプロセッサ
「Coppermine」(450 MHz)
0.13 µm
Intel III マイクロプロセッサ
「Tualatin」(1.26 GHz)
7.1 mm x 11.1 mm = 79 mm2
10.8 mm x 12.6 mm = 136.1 mm2
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10.3 mm x 12.3 mm = 126.7 mm2
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100 nm 超、Gate-First: ゲートレベルの SRAM
0.35 µm
Intel Pentium
マイクロプロセッサ (200 MHz)
0.18 µm
Intel III マイクロプロセッサ
「Coppermine」(450 MHz)
0.13 µm
Intel III マイクロプロセッサ
「Tualatin」(1.26 GHz)
全 SRAM: プルダウントランジスタの P+ 拡散は「H」形であり、それぞれ 2 つの SRAM セルで共有され
ています。
ワード線およびプルダウンは互いに 90˚ に位置し、これはスペースを要します。
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100 nm 超: 重要なパラメータ
パラメータ
0.35 µm ノード
0.18 µm ノード
0.13 µm ノード
ダイサイズ
NMOS ゲート長
PMOS ゲート長
最小メタル 1 ピッチ
ゲート酸化物厚
コンタクテッドゲートピッチ
ケイ化物
メタライゼーションレベル
SRAM セルサイズ
136 mm2
335 nm
330 nm
950 nm
5 nm
1480 nm
TiSi
4 (A1)
18.1 µm2
126.7 mm2
120 nm
130 nm
750 nm
2.5 nm
760 nm
CoSi
6 (A1)
6 µm2
79 mm2
70 nm
70 nm
360 nm
1.9 nm
510 nm
CoSi
6 (Cu)
3.25 µm2
過去の 2 世代 (0.6 µm および 0.8 µm) は BiCMOS プロセスを使用していたため、
0.35 µm 以前のデバイスは考慮していません。
0.25 µm ノードは混乱を避けるため省略しています。
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100 nm 超: 概要
4 世代 (0.35 µm、0.25 µm、0.18 µm、0.13 µm) における変更
ダイエリアが136 mm2 から 79 mm2 に縮小
ゲート長が 335 nm から 70 nm に縮小
メタル 1 ピッチが 950 nm から 360 nm に縮小
SRAM セルサイズが 18.1 µm2 から 3.25 µm2 に縮小
すべてのパラメータが同じ縮尺比になっているわけではありません。
Intel は、銅インターコネクトおよび低誘電材料におけるプロセス統合の実績があり、
サブ 100 nm ノードに移行しました。
130 nm ノードまでには、すべてのプロセッサのクロック周波数は 3 GHz レベルになりました。
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サブ 100 nm、Gate-First: パッケージ (上面図
および底面図)
90 nm
Intel Pentium IV、「Prescott」
(3 GHz)
65 nm
Intel Dual Core、「Xeon」
(3 GHz)
90 nm と 65 nm はゲート電極にポリ、
ゲート誘電体に酸化物を使用した従
来のゲート構造を採用した 100 nm ノ
ード未満の 2 世代です。
65 nm ノードは実質的に 90 nm の収
縮版でした。
65 nm ノードの最も革新的な点は、
デュアルコアアーキテクチャを導入し
たことです。
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サブ 100 nm、Gate-First: ダイおよびダイの刻印
90 nm
Intel Pentium IV、「Prescott」
(3 GHz)
10.8 mm x 10.34 mm =
112 mm2
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65 nm
Intel Dual Core、「Xeon」
(3 GHz)
13.4 mm x 10.4 mm =
142 mm2
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サブ 100 nm、Gate-First: ゲートレベルの SRAM
90 nm
Intel Pentium IV、「Prescott」
(3 GHz)
65 nm
Intel Dual Core、「Xeon」
(3 GHz)
拡散時の SRAM セルは、H_O 構造から、NMOS トランジスタについては P-well の連続
域、PMOS トランジスタについては N-well の I 形域に変化しました。
Intel 65 nm ノードは第 2 世代の変形シリコン技術です。
65 nm ノードは 90 nm ノードと同じ一軸性歪アプローチを採用しました。
エピタキシャル SiGe 膜は 65 nm および 90 nm ノードの PMOS ソースドレインに採用さ
れました。
65 nm ノードまでは、シングルパターニングのみが使用されました。
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サブ 100 nm、Gate-Last: パッケージ (上面図および
底面図)
45 nmIntel Core 2TM Extreme、
「Penryn」
(3 GHz)
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32 nm Intel Dual Core、
「Clarkdale/Westmere」
(3 GHz)
22 nmIntel Quadcore、
「Ivy Bridge」
(3.3 GHz)
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サブ 100 nm、Gate-Last: ダイおよびダイの刻印
45 nm Intel Core 2TM Extreme、
「Penryn」
(3 GHz)
32 nm Intel Dual Core、
「Clarkdale/Westmere」
(3 GHz)
22 nmIntel Quadcore、
「Ivy Bridge」
(3.3 GHz)
12.2 mm x 8.5 mm =
104 mm2
19.6 mm x 8.0 mm =
112 mm2
9.2 mm x 8.2 mm =
75.4 mm2
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サブ 100 nm、Gate-Last: ゲートレベルの SRAM
45 nmIntel Core 2TM Extreme、
「Penryn」
(3 GHz)
32 nm Intel Dual Core、
「Clarkdale/Westmere」
(3 GHz)
22 nm Intel Quadcore、
「Ivy Bridge」
(3.3 GHz)
6T SRAM セルは技術ノードを定義する手段でした。
クロスカップリング式 PMOS および NMOS メタルゲートは、メタルゲートの側面で接続されています。
45 nm ノードは 193 nm ドライリソグラフィによるダブルパターニングを使用しています。
32 nm ノードは 193 nm イマージョンリソグラフィによるダブルパターニングを使用しています。
22 nm ノードはフィンを導入し、193 nm イマージョンリソグラフィによるダブルパターニングを使用し
ています。
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サブ 100 nm、Gate-Last: 概要
Intel の 45 nm プロセスでは高誘電メタルゲート (HKMG) 技術を初めて組み込んでいます。その
革新的なプロセスは、ポリシリコンの蒸着およびパターニングの前に TiN トップインターフェースレ
イヤー (TIL) を蒸着させることで、ポリシリコンエッチングから高ゲート誘電体を保護します。
PMOS チャネルストレスは、ポリシリコンダミーゲートを取り除くことで強化されます。これは、Intel
が限界層の 193 nm ドライリソグラフィに基づき、トランジスタゲートレベルで最初のダブルパター
ニングに使用した置換メタルゲートプロセスの実現要因です。Intel の 32 nm は、イマ―ジョンリソ
グラフィが使用された点を除き、実質的に 45 nm ノードの収縮版でした。
2014 年の現時点で、Intel はトランジスタに FinFET を使用している唯一のメーカーです。Intel 22
nm では、従来の二次元平面 MOS トランジスタが、シリコン基板から垂直方向に立ち上がる薄い
三次元シリコンフィンで覆われたゲートと置き換わっています。薄い高誘電体により、シリコンフィ
ンはフィンの 3 つの各側面のメタルゲートと分離されます。
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サブ 100 nm: 概要図
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サブ 100 nm: 限界寸法 (ロジック)
ノード
リソグラフィ
プロセス
90 nm
248 nm ドライ
65 nm
193 nm ドライ
45 nm
193 nm ドライ
32 nm
22 nm
193 nm イマ―ジョン 193 nm イマ―ジョン
+ ダブルパターニン + ダブルパターニン
グ
グ
SiGe_PMOS、
SiGe はシリコンチャ
PMOS の SiGe、高誘 eSi_NMOS、高誘電
ネルの変形に使用、 PMOS の SiGe、
電体付きメタルゲー 体付きメタルゲート、
NMOS チャネルの引 ポリゲート、W コンタ
ト、W コンタクト、銅 銅中の M0 レベル、
張窒化物層、Ni-Si
クト、銅中の M1
中の M1
W コンタクト、銅中の
は Co-Si と置換
M1
トライゲートトランジ
スタ、SiG3_PMOS、
eSi_NMOS、メタル
ゲート、タングステン
中の M0 レベル、W
コンタクト、銅中の
M1
最小コンタクテッドゲ
ートピッチ (nm)
310
220
160
113
90
最小ゲート長 (nm)
45
36
45
34
25
最小メタル 1 ピッチ
(nm)
220
210
150
113
90
90 nm と 45 nm のゲート長は同じです。
65 nm と 32 nm のゲート長は同じです。
ゲート長は、100 nm ノード未満のデバイスの技術ノードを定義する際には正確なパラメータ
ではありません。
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サブ 100 nm: 限界寸法 (SRAM)
32 nm ノードはメタル 0 レベルを導入し、ビット線 (BL)、 ワード線 (WL)、Vss および Vdd 線を変更し、
トランジスタの縦横 (W/L) 比をわずかに改善しました。
22 nm ノードの SRAM は、Tri-Gate (FinFET) 構造の改良型縦横比を導入して、 BL、WL、Vdd、および Vss に
ついて 32 nm ノードと同じ配線構成を保持しました。
一般的に、プルダウントランジスタの幅はアクセストランジスタの幅より広くなっています。幾何学的なデバイ
スの寸法を表す現在の I PD /I AC の比率は、ベータ比率として知られています。ベータ比率が高いと、セルの安
定度も高くなります。
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Pentium から Ivy Bridge までの Intel の製品ライン
100 nm ノード超 (Gate-First)
サブ 100 nm ノード:
90 nm および 65 nm (Gate-First)
45 nm、32nm、および 22nm (Gate-Last、高誘電、メタルゲート)
「技術ノード」関連パラメータ
コンタクテッドゲートピッチ
6T SRAM セルサイズ
メタル 1 ピッチ
今後
今後の展開
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「技術ノード」関連パラメータ
先進のノードについては、「ゲート長」は技術ノードの定義の際に
信頼できるパラメータとはいえません。
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「技術ノード」関連パラメータ
「コンタクテッドゲートピッチ」はゲート長および最小リソ機能を考慮しているため、実際の技
術ノードを示しています。
「コンタクテッドゲートピッチ」は、Intel の「チックタック (Tick Tock)」スキームに従って、2 年ご
とに 0.7 ずつ縮小します。
Intel は隔年で新しいプロセス技術を開発し、翌年は新しい マイクロアーキテクチャを開発し
ます (チックタックスキーム)。
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「技術ノード」関連パラメータ
「6T-SRAM セル面積の平方根」は技術ノードに対して線形で、技術ノードを決定する正確な方
法です。
Intel 22 nm は高密度アプリケーションで 0.092 µm2 SRAM セルがありますが、当社の解析では
これらのセルは特定できず、低電圧アプリケーションの 0.108 µm2 SRAM セルのみがリバース
エンジニアリングで検出されました。
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「技術ノード」関連パラメータ
「メタル 1 ピッチ」も技術ノードの指標ですが、それほど正確ではありません。
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サブ 100 nm ノード:
90 nm および 65 nm (Gate-First)
45 nm、32nm、および 22nm (Gate-Last、高誘電、メタルゲート)
「技術ノード」関連パラメータ
コンタクテッドゲートピッチ
6T SRAM セルサイズ
メタル 1 ピッチ
今後
今後の展開
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今後登場しそうなもの
Intel は 45 nm、32 nm、および 22 nm 技術ノードの CPU および SoC プロセッサ
の両方を開発しました
SoC 製品は通常、CPU 定番製品ではあまり見られないさまざまなデバイスを
組み込んでいます。
Intel は 22 nm 技術ノードプラットフォームを使用して、さまざまな製品向け
に多様化を行います。
Intel は高性能のみを追求するのではなく、サーバー市場からモバイル市場に
わたる幅広い製品のプロセスおよびアーキテクチャを開発しています。
こうした幅広い製品では、1 つの特定の技術ノードでさまざまな設計が必要
になります。
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今後登場しそうなもの
以下のような、さまざまな設計によるさまざまなチップが 22 nm 技術ノ
ードで
利用できます。
Ivy Bridge (CPU)
Haswell (SoC)
Bay Trail (タブレット向け、Atom Z300 シリーズ)
Intel 22 nm
Ivy Bridge
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Intel 22 nm
Haswell
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Bay Trail 22 nm
ATOM Z300
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今後登場しそうなもの
「Gate-Last」プロセスによる高誘電メタルゲートの生成
バルク FinFET は 14 nm ノードに使用される可能性が非常に高くなっています。
EUV はサブ 10 nm ノードに使用される見通しです。
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TechInsights について
TechInsights は、半導体、電子機器、ソフトウェアにおける四半世紀にもわたるリバースエンジ
ニアリング経験から得た、世界最大の総合技術基盤を保有しています。当社は、ポートフォリ
オ評価、市場間の適用性の把握、また開発/ アサーション/ ダイベストメント (資産売却) の各
戦略に対するアドバイスを通して、IP 所有者の特許の価値を最大化するお手伝いをします。
詳しくは www.techinsights.com をご覧ください。
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