低消費電力 8/10/12/14 ビット デュアル TxDAC D/A コンバータ AD9714/AD9715/AD9716/AD9717 特長 概要 消費電力: 3.3 V で出力 2 mA 10 MSPS で 37 mW 125 MSPS で 86 mW スリープ・モード: 3.3 V で 3 mW 以下 電源電圧: 1.8 V~3.3 V ナイキスト周波数までの SFDR 1 MHz 出力で 84 dBc 10 MHz 出力で 75 dBc 1 MHz 出力、125 MSPS、2 mA での AD9717 の NSD: -151 dBc/Hz 差動電流出力: 1 mA~4 mA 補助 DAC を 2 個内蔵 シングル・ポート動作の CMOS 入力 出力コモン・モード: 0 V~1.2 V で調整可能 小型フットプリントの 40 ピン LFCSP RoHS 準拠パッケー ジを採用 AD9714/AD9715/AD9716/AD9717 は、ピン・コンパチブ ルの 8/10/12/14 ビット低消費電力デュアル D/A コンバー タ(DAC)で 125 MSPS のサンプル・レートで動作します。 これらの TxDAC®コンバータは、通信システムの送信信 号パス向けに最適化されています。すべてのデバイスは、 同じインターフェース、パッケージ、ピン配置を持つた め、性能、分解能、価格に応じて柔軟な部品選択が可能 です。 アプリケーション AD9714/AD9715/AD9716/AD9717 は、優れた AC および DC 性能を提供し、最大 125 MSPS の更新レートをサポー トします。 AD9714/AD9715/AD9716/AD9717 は、1.8 V~3.3 V の柔軟 な電源動作範囲と低消費電力を持つため、ポータブルお よび低消費電力アプリケーションに最適です。. 製品のハイライト 1. ワイヤレス・インフラストラクチャ ピコセル、フェムトセルの基地局 医療計測機器 超音波トランスデューサの励起 ポータブル計装機器 信号ジェネレータ、任意波形ジェネレータ 2. 3. Rev. A 低消費電力。 1.8 V~3.3 V の単電源で動作し、1.8V 電源、125 MSPS での合計消費電力を 35 mW まで削減。アイドル区間 で低消費電力を実現するスリープ・モードとパワー ダウン・モード。 CMOS クロック入力。 125 MSPS の変換レートをサポートする高速シングル エンド CMOS クロック入力。 他の部品への容易なインターフェース。 0 V~1.2 V で調整可能な出力コモン・モードにより、 0 V より高いコモン・モード・レベルを受け付ける他 の部品へ容易にインターフェースが可能。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2008–2009 Analog Devices, Inc. All rights reserved. 本 社/〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03(5402)8200 大阪営業所/〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06(6350)6868 AD9714/AD9715/AD9716/AD9717 目次 特長 .......................................................................................... 1 DAC パイプラインの全体遅延の計算 ........................... 42 アプリケーション ................................................................... 1 リファレンスの動作 ........................................................ 43 概要 .......................................................................................... 1 リファレンス・コントロール・アンプ ......................... 43 製品のハイライト ................................................................... 1 DAC の伝達関数 ............................................................... 44 改訂履歴 .................................................................................. 3 アナログ出力 .................................................................... 44 機能ブロック図....................................................................... 4 セルフ・キャリブレーション......................................... 45 仕様 .......................................................................................... 5 ゲインの粗調整 ................................................................ 46 DC 仕様 ................................................................................ 5 内部終端抵抗の使用 ........................................................ 47 デジタル仕様....................................................................... 7 アプリケーション情報 ........................................................ 48 AC 仕様 ................................................................................ 8 出力の構成 ........................................................................ 48 絶対最大定格........................................................................... 9 トランスを使用する差動結合.......................................... 48 熱抵抗 .................................................................................. 9 ESD の注意 .......................................................................... 9 オペアンプを使用したバッファ付きシングルエンド出 力 ........................................................................................ 48 ピン配置およびピン機能説明 ............................................. 10 オペアンプを使った差動バッファ付き出力 ................. 49 代表的な性能特性 ................................................................. 18 補助 DAC ........................................................................... 49 用語 ........................................................................................ 31 DAC―変調器間のインターフェース ............................ 50 動作原理 ................................................................................ 32 IF/RF 変換での直交変調器の非理想的な性能の補正 ... 50 シリアル・ペリフェラル・インターフェース(SPI) ......... 33 I/Q チャンネル間のゲイン・マッチング ....................... 50 シリアル・インターフェースの全般的な動作 ............. 33 LO フィードスルーの補償 .............................................. 51 命令バイト......................................................................... 33 ゲインとオフセットの補正結果 ..................................... 51 シリアル・インターフェース・ポート・ピンの説明 ...... 33 ADL5370 内蔵の直交変調器を使用するための評価ボー ドの変更 ............................................................................ 52 MSB/LSB の転送 ............................................................... 34 シリアル・ポートの動作 ................................................. 34 評価ボードの回路図とアートワーク ................................. 53 回路図 ................................................................................ 53 ピン・モード..................................................................... 34 SPI レジスタ・マップ .......................................................... 35 SPI レジスタの説明 .............................................................. 36 デジタル・インターフェースの動作 ................................. 40 シルクスクリーン ............................................................ 61 部品表 .................................................................................... 76 外形寸法 ................................................................................ 79 オーダー・ガイド ............................................................ 79 デジタル・データのラッチとリタイマー・ブロック ...... 41 Rev. A - 2/79 - AD9714/AD9715/AD9716/AD9717 改訂履歴 3/09—Rev. 0 to Rev. A Changes to Figure 1 .................................................................. 4 Changed DVDD = 3.3 V to DVDD = 1.8 V, Table 1 Conditions .................................................................... 5 Changes to Table 1 .................................................................... 5 Changed DVDD = 3.3 V to DVDD = 1.8 V, Table 2 Conditions .................................................................... 7 Changed DVDD = 3.3 V to DVDD = 1.8 V, and DVDDIO = 1.8 V to DVDDIO = 3.3 V, Table 3 Conditions .................................. 8 Changed DVDD = 3.3 V to DVDD = 1.8 V, CVDD = 3.3 V to CVDD = 1.8 V, Table 4 Conditions ........................................... 8 Changes to Table 5 and Table 6 ................................................. 9 Changes to Figure 2 and Table 7 ............................................. 10 Changes to Figure 3 and Table 8 ............................................. 12 Changes to Figure 4 and Table 9 ............................................. 14 Changes to Table 10 ................................................................ 16 Changes to Typical Performance Characteristics Section ....... 18 Changes to Figure 84 and Theory of Operation Section ......... 32 Added Figure 85 to Figure 88; Renumbered Sequentially ...... 34 Changes to Pin Mode Section ................................................. 35 Changes to Table 13 ................................................................ 36 Changes to Table 14 ................................................................ 37 Rev. A Changes to Digital Interface Operation Section and Figure 89 to Figure 93 ............................................................................. 40 Changes to Digital Data Latching and Retimer Block Section, Figure 94, and Retimer Section .............................................. 41 Changes to Estimating the Overall DAC Pipeline Delay Section .................................................................................... 42 Added Reference Operation Section, Figure 96, Recommendations When Using an External Reference Section, and Reference Control Amplifier Section ............................... 43 Added Table 17; Renumbered Sequentially ............................ 43 Added DAC Transfer Function Section and Analog Output Section .................................................................................... 44 Changes to Figure 99 and Figure 100 ..................................... 46 Changes to Auxiliary DACs Section and Figure 107 .............. 49 Changes to DAC-to-Modulator Interfacing Section and Figure 108 ............................................................................... 49 Changes to Figure 108 and Figure 109 ................................... 50 Added Evaluation Board Schematics and Artwork Section, and Figure 112 to Figure 134......................................................... 53 Added Bill of Materials Section and Table 18 ........................ 76 8/08—Revision 0: Initial Version - 3/79 - AD9714/AD9715/AD9716/AD9717 AD9717 1V SPI INTERFACE DB11 CMLI FSADJI/AUXI FSADJQ/AUXQ REFIO RESET/PINMD SCLK/CLKMD SDIO/FORMAT CS/PWRDN DB13 (MSB) DB12 機能ブロック図 QRSET 16kΩ IRSET 16kΩ DB10 10kΩ IRCML 1kΩ TO 250Ω RLIN 500Ω DB9 IOUTN IREF 100µA DB8 I DAC IOUTP 500Ω BAND GAP DVDDIO DVSS RLIP AUX1DAC AVDD 1 INTO 2 INTERLEAVED DATA INTERFACE AVSS AUX2DAC I DATA RLQP 500Ω DVDD 1.8V LDO QOUTP Q DATA Q DAC QOUTN DB7 500Ω 図 1. Rev. A - 4/79 - 07265-001 CVSS CVDD CLKIN DCLKIO DB0 (LSB) DB1 DB2 DB3 DB4 DB5 RLQN QRCML 1kΩ TO 250Ω CMLQ CLOCK DIST DB6 AD9714/AD9715/AD9716/AD9717 仕様 DC 仕様 特に指定がない限り、TMIN~TMAX、AVDD = 3.3 V、DVDD = 1.8 V、DVDDIO = 3.3 V、CVDD = 3.3 V、IxOUTFS = 2 mA、最大 サンプル・レート。 表 1. Parameter RESOLUTION ACCURACY, AVDD = DVDDIO = CVDD = 3.3 V Differential Nonlinearity (DNL) Precalibration Postcalibration Integral Nonlinearity (INL) Precalibration Postcalibration ACCURACY, AVDD = DVDDIO = CVDD = 1.8 V Differential Nonlinearity (DNL) Precalibration Postcalibration Integral Nonlinearity (INL) Precalibration Postcalibration MAIN DAC OUTPUTS Offset Error Gain Error Internal Reference Full-Scale Output Current1 AVDD = 3.3 V AVDD = 1.8 V Output Compliance Range Output Resistance Crosstalk, Q DAC to I DAC fOUT = 30 MHz fOUT = 60 MHz MAIN DAC TEMPERATURE DRIFT Offset Gain Reference Voltage AUXDAC OUTPUTS Resolution Full-Scale Output Current (Current Sourcing Mode) Voltage Output Mode Output Compliance Range (Sourcing 1 mA) Output Compliance Range (Sinking 1 mA) Output Resistance in Current Output Mode, AVSS to 1 V AUX DAC Monotonicity Guaranteed REFERENCE OUTPUT Internal Reference Voltage Output Resistance Rev. A Min −1 AD9714 Typ 8 AD9715 Typ 10 Max Min AD9716 Typ Max 12 Min AD9717 Typ Max 14 Unit Bits ±0.08 ±0.01 ±0.4 ±0.2 ±1.7 ±1.0 LSB LSB ±0.025 ±0.01 ±0.13 ±0.05 ±0.4 ±0.3 ±1.8 ±1.3 LSB LSB ±0.02 ±0.005 ±0.08 ±0.01 ±0.4 ±0.2 ±1.2 ±1.0 LSB LSB ±0.025 ±0.02 ±0.12 ±0.05 ±0.4 ±0.25 ±1.5 ±1.1 LSB LSB 0 2 2 0 200 +1 −1 +2 −2 4 2.5 +1.2 1 1 −0.5 0 2 2 0 200 +1 −1 +2 −2 4 2.5 +1.2 1 1 −0.5 0 2 2 0 200 +1 −1 +2 −2 4 2.5 +1.2 1 1 −0.5 0 2 2 0 200 +1 mV +2 % of FSR 4 2.5 +1.2 mA mA V MΩ 97 78 97 78 97 78 97 78 dB dB 0 ±40 ±25 0 ±40 ±25 0 ±40 ±25 0 ±40 ±25 ppm/°C ppm/°C ppm/°C 10 125 10 125 10 125 10 125 Bits µA VSS VSS VDD VDD − 0.25 VDD VSS + 0.25 0.98 Min ±0.02 ±0.003 −2 1 1 −0.5 Max VSS VSS VDD VDD − 0.25 VDD VSS + 0.25 VSS VSS VDD VDD − 0.25 VDD VSS + 0.25 VSS VSS VDD VDD − 0.25 VDD VSS + 0.25 V V V 1 1 1 1 MΩ 10 10 10 10 Bits 1.025 10 1.08 0.98 1.025 10 1.08 - 5/79 - 0.98 1.025 10 1.08 0.98 1.025 10 1.08 V kΩ AD9714/AD9715/AD9716/AD9717 Parameter REFERENCE INPUT Voltage Compliance AVDD = 3.3 V AVDD = 1.8 V Input Resistance External Reference Mode DAC MATCHING Gain Matching ANALOG SUPPLY VOLTAGES AVDD CVDD DIGITAL SUPPLY VOLTAGES DVDD DVDDIO POWER CONSUMPTION, AVDD = DVDDIO = CVDD = 3.3 V fDAC = 125 MSPS, IF = 12.5 MHz IAVDD IDVDD + IDVDDIO ICVDD Power-Down Mode with Clock Power-Down Mode, No Clock Power Supply Rejection Ratio Min 0.1 0.1 1 Max Min 1.25 1.0 0.1 0.1 1 AD9715 Typ Max Min 1.25 1.0 0.1 0.1 1 1.25 1.0 Min AD9717 Typ Max 0.1 0.1 1 Unit 1.25 1.0 V V MΩ 1 +1 −1 +1 −1 +1 −1 +1 % FSR 1.7 1.7 3.5 3.5 1.7 1.7 3.5 3.5 1.7 1.7 3.5 3.5 1.7 1.7 3.5 3.5 V V 1.7 1.7 1.9 3.5 1.7 1.7 1.9 3.5 1.7 1.7 1.9 3.5 1.7 1.7 1.9 3.5 V V –40 86 10 11 3 50 1.5 −0.04 86 10 11 3 50 1.5 −0.04 86 10 11 3 50 1.5 −0.04 86 10 11 3 50 1.5 −0.04 mW mA mA mA mW mW % FSR/V 35 10 8 1.5 12 850 −0.001 35 10 8 1.5 12 850 −0.001 35 10 8 1.5 12 850 −0.001 35 10 8 1.5 12 850 −0.001 mW mA mA mA mW µW % FSR/V °C +25 +85 –40 +25 +85 10 kΩ の外付け抵抗を使用。 Rev. A AD9716 Typ Max −1 POWER CONSUMPTION, AVDD = DVDDIO = CVDD = 1.8 V. fDAC = 125 MSPS, IF = 12.5 MHz IAVDD IDVDD + IDVDDIO ICVDD Power-Down Mode with Clock Power-Down Mode, No Clock Power Supply Rejection Ratio OPERATING RANGE AD9714 Typ - 6/79 - –40 +25 +85 –40 +25 +85 AD9714/AD9715/AD9716/AD9717 デジタル仕様 特に指定がない限り、TMIN~TMAX、AVDD = 3.3 V、DVDD = 1.8 V、DVDDIO = 3.3 V、CVDD = 3.3 V、IxOUTFS = 2 mA、最大 サンプル・レート。 表 2. Parameter DAC CLOCK INPUT (CLKIN) VIH VIL Maximum Clock Rate SERIAL PERIPHERAL INTERFACE Maximum Clock Rate (SCLK) Minimum Pulse Width High Minimum Pulse Width Low INPUT DATA 1.8 V Q Channel or DCLKIO Falling Edge Setup Hold 1.8 V I Channel or DCLKIO Rising Edge Setup Hold 3.3 V Q Channel or DCLKIO Falling Edge Setup Hold 3.3 V I Channel or DCLKIO Rising Edge Setup Hold VIH VIL Rev. A Min Typ 2.1 3 0 2.1 - 7/79 - Max Unit 0.9 125 V V MSPS 25 20 20 MHz ns ns 0.25 1.2 ns ns 0.13 1.1 ns ns −0.2 1.5 ns ns −0.2 1.6 3 0 ns ns V V 0.9 AD9714/AD9715/AD9716/AD9717 AC 仕様 特に指定がない限り、TMIN~TMAX、AVDD = 3.3 V、DVDD = 1.8 V、DVDDIO = 3.3 V、CVDD = 3.3 V、IxOUTFS = 2 mA、最大 サンプル・レート。 表 3. Parameter SPURIOUS-FREE DYNAMIC RANGE (SFDR) fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz TWO TONE INTERMODULATION DISTORTION (IMD) fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz NOISE SPECTRAL DENSITY (NSD) EIGHT-TONE, 500 kHz TONE SPACING fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz W-CDMA ADJACENT CHANNEL LEAKAGE RATIO (ACLR), SINGLE CARRIER fDAC = 61.44 MSPS, fOUT = 20 MHz fDAC = 122.88 MSPS, fOUT = 30 MHz Min AD9714 Typ Max Min AD9715 Typ Max Min AD9716 Typ Max Min AD9717 Typ Max Unit 75 60 82 61 83 62 84 63 dBc dBc 86 71 87 71 88 71 89 71 dBc dBc −129 −123 −141 −135 −149 −137 −152 −141 dBc/Hz dBc/Hz −71 −72 −71 −72 −71 −72 −71 −72 dBc dBc 特に指定がない限り、TMIN~TMAX、AVDD = 1.8 V、DVDD = 1.8 V、DVDDIO = 1.8 V、CVDD = 1.8 V、IxOUTFS = 2 mA、最大 サンプル・レート。 表 4. Parameter SPURIOUS-FREE DYNAMIC RANGE (SFDR) fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz TWO TONE INTERMODULATION DISTORTION (IMD) fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz NOISE SPECTRAL DENSITY (NSD) EIGHT-TONE, 500 kHz TONE SPACING fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz W-CDMA ADJACENT CHANNEL LEAKAGE RATIO (ACLR), SINGLE CARRIER fDAC = 61.44 MSPS, fOUT = 20 MHz fDAC = 122.88 MSPS, fOUT = 30 MHz Rev. A Min AD9714 Typ Max Min AD9715 Typ Max Min AD9716 Typ Max Min AD9717 Typ Max Unit 75 55 78 56 79 57 80 58 dBc dBc 79 53 80 53 84 53 85 53 dBc dBc −132 −126 −141 −131 −146 −131 −148 −132 dBc/Hz dBc/Hz −68 −68 −68 −68 −68 −68 −68 −68 dBc dBc - 8/79 - AD9714/AD9715/AD9716/AD9717 絶対最大定格 表 5. Parameter AVDD, DVDDIO, CVDD to AVSS, DVSS, CVSS DVDD to DVSS AVSS to DVSS, CVSS DVSS to AVSS, CVSS CVSS to AVSS, DVSS REFIO, FSADJQ, FSADJI, CMLQ, CMLI to AVSS QOUTP, QOUTN, IOUTP, IOUTN, RLQP, RLQN, RLIP, RLIN to AVSS DBn1 (MSB) to DB0 (LSB), CS, SCLK, SDIO, RESET to DVSS CLKIN to CVSS Junction Temperature Storage Temperature Range 1 熱抵抗 Rating −0.3 V to +3.9 V 表 6. Package Type 40-Lead LFCSP (with No Airflow Movement) −0.3 V to +2.1 V −0.3 V to +0.3 V −0.3 V to +0.3 V −0.3 V to +0.3 V −0.3 V to AVDD + 0.3 V 1 −1.0 V to AVDD + 0.3 V θJB1 19.0 θJC1 3.4 Unit °C/W これらの計算は、JEDEC 多層テスト・ボードを使う表示したパッケー ジの熱性能を表すことを目的としたものです。これらの計算で使用し た仮定が実際のアプリケーションで成立することを確認しないで、実 際のアプリケーションで同じレベルの熱性能を持つものと見なさない でください。 −0.3 V to DVDDIO + 0.3 V ESD の注意 −0.3 V to CVDD + 0.3 V 125°C −65°C to +150°C ESD(静電放電)の影響を受けやすいデバイ スです。電荷を帯びたデバイスや回路ボード は、検知されないまま放電することがありま す。本製品は当社独自の特許技術である ESD 保護回路を内蔵してはいますが、デバイスが 高エネルギーの静電放電を被った場合、損傷 を生じる可能性があります。したがって、性 能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めし ます。 n は、AD9714 の場合は 7 を、AD9715 の場合は 9 を、AD9716 の場合は 11 を、AD9717 の場合は 13 を、それぞれ表します。 上記の絶対最大定格を超えるストレスを加えるとデバイ スに恒久的な損傷を与えることがあります。この規定は ストレス定格の規定のみを目的とするものであり、この 仕様の動作のセクションに記載する規定値以上でのデバ イス動作を定めたものではありません。デバイスを長時 間絶対最大定格状態に置くとデバイスの信頼性に影響を 与えます。 Rev. A θJA 29.8 - 9/79 - AD9714/AD9715/AD9716/AD9717 40 39 38 37 36 35 34 33 32 31 DB6 DB7 (MSB) CS/PWRDN SDIO/FORMAT SCLK/CLKMD RESET/PINMD REFIO FSADJI/AUXI FSADJQ/AUXQ CMLI ピン配置およびピン機能説明 PIN 1 INDICATOR DB5 1 DB4 2 DB3 3 DB2 4 DVDDIO 5 DVSS 6 DVDD 7 DB1 8 DB0 (LSB) 9 NC 10 AD9714 RLIN IOUTN IOUTP RLIP AVDD AVSS RLQP QOUTP QOUTN RLQN NOTES 1. NC = NO CONNECT 2. THE EXPOSED PAD IS CONNECTED TO AVSS AND SHOULD BE SOLDERED TO THE GROUND PLANE. EXPOSED METAL AT PACKAGE CORNERS IS CONNECTED TO THIS PAD. 07265-066 NC NC NC NC NC DCLKIO CVDD CLKIN CVSS CMLQ 11 12 13 14 15 16 17 18 19 20 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 図 2.AD9714 のピン配置 表 7.AD9714 のピン機能説明 ピン番号 記号 説明 1 to 4 DB[5:2] デジタル入力。 5 DVDDIO デジタル I/O 電源電圧(公称 1.8 V~3.3 V )。 6 DVSS デジタル・コモン。 7 DVDD デジタル・コア電源電圧(1.8 V)。DVDD を 1.8 V の DVDDIO に接続してください。DVDDIO > 1.8 V の場合は、 DVDD を 1.0 µF のコンデンサでバイパスしてください。ただし、その他の場合は接続しないでください。LDO で は外部負荷を駆動しないでください。 8 DB1 デジタル入力。 9 DB0 (LSB) デジタル入力(LSB)。 10 to 15 NC 未接続。これらのピンはチップに接続されていません。 16 DCLKIO データ入力/出力クロック。データの入力に使うクロック。 17 CVDD サンプリング・クロックの電源電圧(1.8 V~3.3 V)。CVDD≥ DVDD。 18 CLKIN LVCMOS サンプリング・クロック入力。 19 CVSS サンプリング・クロック電源電圧のコモン。 20 CMLQ Q DAC 出力コモン・モード・レベル。内蔵 QRCML をイネーブルすると、このピンは内蔵 QRCML 抵抗に接続されま す。このピンは解放のままにすることが推奨されます。内蔵 QRCML をディスエーブルすると、このピンは Q DAC のコモン・モード負荷になるため、抵抗を介して AVSS に接続する必要があります(内部終端抵抗の使用のセクシ ョン参照)。この外付け抵抗の推奨値は 0 Ω です。 21 RLQN 負荷抵抗(500 Ω)、CMLQ ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で QOUTN に接続す る必要があります。 22 QOUTN Q DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 23 QOUTP Q DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 24 RLQP 負荷抵抗(500 Ω)、CMLQ ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で QOUTP に接続す る必要があります。 25 AVSS アナログ・コモン。 26 AVDD アナログ電源電圧(1.8 V~3.3 V)。 Rev. A - 10/79 - AD9714/AD9715/AD9716/AD9717 ピン番号 記号 説明 27 RLIP 負荷抵抗(500 Ω)、CMLI ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で IOUTP に接続する 必要があります。 28 IOUTP I DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 29 IOUTN I DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 30 RLIN 負荷抵抗(500 Ω)、CMLI ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で IOUTN に接続する 必要があります。 31 CMLI I DAC 出力コモン・モード・レベル。内蔵 IRCML をイネーブルすると、このピンは内蔵 IRCML 抵抗に接続されま す。このピンは解放のままにすることが推奨されます。内蔵 IRCML をディスエーブルすると、このピンは I DAC のコモン・モード負荷になるため、抵抗を介して AVSS に接続する必要があります(内部終端抵抗の使用のセクシ ョン参照)。この外付け抵抗の推奨値は 0 Ω です。 32 FSADJQ/AUXQ フル・スケール電流出力の調整(FSADJQ)。内蔵 QRSET をディスエーブルすると、このピンは Q DAC のフル・ス ケール電流出力の調整になるため、抵抗を介して AVSS に接続する必要があります(動作原理のセクション参 照)。この外付け抵抗の公称値は、2 mA の出力電流に対して 16 kΩ です。 Q DAC の相補電流出力(AUXQ)。内蔵 QRSET をイネーブルすると、このピンは補助 Q DAC 出力になります。 33 FSADJI/AUXI フル・スケール電流出力調整(FSADJI)。内蔵 IRSET をディスエーブルすると、このピンは I DAC のフル・スケー ル電流出力の調整になるため、抵抗を介して AVSS に接続する必要があります(動作原理のセクション参照)。こ の外付け抵抗の公称値は、2 mA の出力電流に対して 16 kΩ です。 補助 I DAC 出力(AUXI)。内蔵 IRSET をイネーブルすると、このピンは補助 I DAC 出力になります。 34 REFIO リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部 リファレンス電圧モードのとき 1.0 V のリファレンス電圧を出力(AVSS との間に 0.1 μF のコンデンサが必要)。 35 RESET/PINMD このピンはデバイスの動作モードを指定します。ロー・レベルにすると(DVSS へプルダウン)、デバイスは SPI モ ードになります。ハイの RESET パルスを入力すると、SPI レジスタがデフォルト値にリセットされます。 ハイ・レベル(DVDDIO へプルアップ)を入力すると、デバイスはピン・モードになります(PINMD)。 36 SCLK/CLKMD シリアル・ポートのクロック入力(SCLK)。SPI モードでは、このピンはシリアル・ポートのクロック入力として 機能します。 クロック・モード(CLKMD)。ピン・モードでは、CLKMD により内部リタイミング・クロックの位相を指定しま す。DCLKIO = CLKIN のときは 0 に接続してください。DCLKIO ≠ CLKIN のときは、パルスの 0 から 1 へのエッ ジで内部リタイマーがトリガーされます(リタイマーのセクション参照)。 37 SDIO/FORMAT シリアル・ポート入力/出力(SDIO)。SPI モードでは、このピンはシリアル・ポートの双方向データ・ラインとし て機能します。 フォーマット・ピン(FORMAT)。ピン・モードでは、FORMAT により、デジタル・データのデータ・フォーマッ トを指定します。ロー・レベルにすると(DVSS へプルダウン)、バイナリ入力データ・フォーマットが選択されま す。ハイ・レベル(DVDDIO へプルアップ)を入力すると、2 の補数入力データ・フォーマットが選択されます。 38 CS/PWRDN アクティブ・ローのチップ・セレクト(CS)。SPI モードでは、このピンはアクティブ・ローのチップ・セレクトと して機能します。ピン・モードでは、ハイ・レベル(DVDDIO へプルアップ)を入力すると、デバイスは SPI ポー トを除いてパワーダウンします。 パワーダウン(PWRDN)。ピン・モードでは、PWRDN により、デバイス(SPI ポート以外)をパワーダウンさせま す。 39 DB7 (MSB) デジタル入力(MSB)。 40 DB6 デジタル入力。 41 (EPAD) Exposed Pad (EPAD) 露出パッドは AVSS に接続して、グラウンド・プレーンへハンダ付けする必要があります。パッケージの角にあ る露出金属がこのパッドに接続されます。 Rev. A - 11/79 - 40 39 38 37 36 35 34 33 32 31 DB8 DB9 (MSB) CS/PWRDN SDIO/FORMAT SCLK/CLKMD RESET/PINMD REFIO FSADJI/AUXI FSADJQ/AUXQ CMLI AD9714/AD9715/AD9716/AD9717 PIN 1 INDICATOR AD9715 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 RLIN IOUTN IOUTP RLIP AVDD AVSS RLQP QOUTP QOUTN RLQN NOTES 1. NC = NO CONNECT 2. THE EXPOSED PAD IS CONNECTED TO AVSS AND SHOULD BE SOLDERED TO THE GROUND PLANE. EXPOSED METAL AT PACKAGE CORNERS IS CONNECTED TO THIS PAD. 07265-067 DB0 (LSB) NC NC NC NC DCLKIO CVDD CLKIN CVSS CMLQ 11 12 13 14 15 16 17 18 19 20 DB7 1 DB6 2 DB5 3 DB4 4 DVDDIO 5 DVSS 6 DVDD 7 DB3 8 DB2 9 DB1 10 図 3.AD9715 のピン配置 表 8.AD9715 のピン機能説明 ピン番号 記号 説明 1 to 4 DB[7:4] デジタル入力。 5 DVDDIO デジタル I/O 電源電圧(公称 1.8 V~3.3 V )。 6 DVSS デジタル・コモン。 7 DVDD デジタル・コア電源電圧(1.8 V)。DVDD を 1.8 V の DVDDIO に接続してください。DVDDIO > 1.8 V の場合は、 DVDD を 1.0 µF のコンデンサでバイパスしてください。ただし、その他の場合は接続しないでください。LDO で は外部負荷を駆動しないでください。 8 to 10 DB[3:1] デジタル入力。 11 DB0 (LSB) デジタル入力(LSB)。 12 to 15 NC 未接続。これらのピンはチップに接続されていません。 16 DCLKIO データ入力/出力クロック。データの入力に使うクロック。 17 CVDD サンプリング・クロックの電源電圧(1.8 V~3.3 V)。CVDD≥ DVDD。 18 CLKIN LVCMOS サンプリング・クロック入力。 19 CVSS サンプリング・クロック電源電圧のコモン。 20 CMLQ Q DAC 出力コモン・モード・レベル。内蔵 QRCML をイネーブルすると、このピンは内蔵 QRCML 抵抗に接続されま す。このピンは解放のままにすることが推奨されます。内蔵 QRCML をディスエーブルすると、このピンは Q DAC のコモン・モード負荷になるため、抵抗を介して AVSS に接続する必要があります(内部終端抵抗の使用のセクシ ョン参照)。この外付け抵抗の推奨値は 0 Ω です。 21 RLQN 負荷抵抗(500 Ω)、CMLQ ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で QOUTN に接続す る必要があります。 22 QOUTN Q DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 23 QOUTP Q DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 24 RLQP 負荷抵抗(500 Ω)、CMLQ ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で QOUTP に接続す る必要があります。 25 AVSS アナログ・コモン。 Rev. A - 12/79 - AD9714/AD9715/AD9716/AD9717 ピン番号 記号 説明 26 AVDD アナログ電源電圧(1.8 V~3.3 V)。 27 RLIP 負荷抵抗(500 Ω)、CMLI ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で IOUTP に接続する 必要があります。 28 IOUTP I DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 29 IOUTN I DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 30 RLIN 負荷抵抗(500 Ω)、CMLI ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で IOUTN に接続する 必要があります。 31 CMLI I DAC 出力コモン・モード・レベル。内蔵 IRCML をイネーブルすると、このピンは内蔵 IRCML 抵抗に接続されま す。このピンは解放のままにすることが推奨されます。内蔵 IRCML をディスエーブルすると、このピンは I DAC のコモン・モード負荷になるため、抵抗を介して AVSS に接続する必要があります(内部終端抵抗の使用のセクシ ョン参照)。この外付け抵抗の推奨値は 0 Ω です。 32 FSADJQ/AUXQ フル・スケール電流出力の調整(FSADJQ)。内蔵 QRSET をディスエーブルすると、このピンは Q DAC のフル・ス ケール電流出力の調整になるため、抵抗を介して AVSS に接続する必要があります(動作原理セクション参照)。 この外付け抵抗の公称値は、2 mA の出力電流に対して 16 kΩ です。 Q DAC の相補電流出力(AUXQ)。内蔵 QRSET をイネーブルすると、このピンは補助 Q DAC 出力になります。 33 FSADJI/AUXI フル・スケール電流出力調整(FSADJI)。内蔵 IRSET をディスエーブルすると、このピンは I DAC のフル・スケー ル電流出力の調整になるため、抵抗を介して AVSS に接続する必要があります(動作原理のセクション参照)。こ の外付け抵抗の公称値は、2 mA の出力電流に対して 16 kΩ です。 補助 I DAC 出力(AUXI)。内蔵 IRSET をイネーブルすると、このピンは補助 I DAC 出力になります。 34 REFIO リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部 リファレンス電圧モードのとき 1.0 V のリファレンス電圧を出力(AVSS との間に 0.1 μF のコンデンサが必要)。 35 RESET/PINMD このピンはデバイスの動作モードを指定します。ロー・レベルにすると(DVSS へプルダウン)、デバイスは SPI モ ードになります。ハイの RESET パルスを入力すると、SPI レジスタがデフォルト値にリセットされます。 ハイ・レベル(DVDDIO へプルアップ)を入力すると、デバイスはピン・モードになります(PINMD)。 36 SCLK/CLKMD シリアル・ポートのクロック入力(SCLK)。SPI モードでは、このピンはシリアル・ポートのクロック入力として 機能します。 クロック・モード(CLKMD)。ピン・モードでは、CLKMD により内部リタイミング・クロックの位相を指定しま す。DCLKIO = CLKIN のときは 0 に接続してください。DCLKIO ≠ CLKIN のときは、パルスの 0 から 1 へのエッ ジで内部リタイマーがトリガーされます(リタイマーのセクション参照)。 37 SDIO/FORMAT シリアル・ポート入力/出力(SDIO)。SPI モードでは、このピンはシリアル・ポートの双方向データ・ラインとし て機能します。 フォーマット・ピン(FORMAT)。ピン・モードでは、FORMAT により、デジタル・データのデータ・フォーマッ トを指定します。ロー・レベルにすると(DVSS へプルダウン)、バイナリ入力データ・フォーマットが選択されま す。ハイ・レベル(DVDDIO へプルアップ)を入力すると、2 の補数入力データ・フォーマットが選択されます。 38 CS/PWRDN アクティブ・ローのチップ・セレクト(CS)。SPI モードでは、このピンはアクティブ・ローのチップ・セレクトと して機能します。 パワーダウン(PWRDN)。ピン・モードでは、ハイ・レベル(DVDDIO へプルアップ)を入力すると、デバイスは SPI ポートを除いてパワーダウンします。 39 DB9 (MSB) デジタル入力(MSB)。 40 DB8 デジタル入力。 41 (EPAD) Exposed Pad (EPAD) 露出パッドは AVSS に接続して、グラウンド・プレーンへハンダ付けする必要があります。パッケージの角にあ る露出金属がこのパッドに接続されます。 Rev. A - 13/79 - 40 39 38 37 36 35 34 33 32 31 DB10 DB11 (MSB) CS/PWRDN SDIO/FORMAT SCLK/CLKMD RESET/PINMD REFIO FSADJI/AUXI FSADJQ/AUXQ CMLI AD9714/AD9715/AD9716/AD9717 PIN 1 INDICATOR AD9716 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 RLIN IOUTN IOUTP RLIP AVDD AVSS RLQP QOUTP QOUTN RLQN NOTES 1. NC = NO CONNECT 2. THE EXPOSED PAD IS CONNECTED TO AVSS AND SHOULD BE SOLDERED TO THE GROUND PLANE. EXPOSED METAL AT PACKAGE CORNERS IS CONNECTED TO THIS PAD. 07265-003 DB2 DB1 DB0 (LSB) NC NC DCLKIO CVDD CLKIN CVSS CMLQ 11 12 13 14 15 16 17 18 19 20 DB9 1 DB8 2 DB7 3 DB6 4 DVDDIO 5 DVSS 6 DVDD 7 DB5 8 DB4 9 DB3 10 図 4.AD9716 のピン配置 表 9.AD9716 のピン機能説明 ピン番号 記号 説明 1 to 4 DB[9:6] デジタル入力。 5 DVDDIO デジタル I/O 電源電圧(公称 1.8 V~3.3 V )。 6 DVSS デジタル・コモン。 7 DVDD デジタル・コア電源電圧(1.8 V)。DVDD を 1.8 V の DVDDIO に接続してください。DVDDIO > 1.8 V の場合は、 DVDD を 1.0 µF のコンデンサでバイパスしてください。ただし、その他の場合は接続しないでください。LDO で は外部負荷を駆動しないでください。 8 to 12 DB[5:1] デジタル入力。 13 DB0 (LSB) デジタル入力(LSB)。 14, 15 NC 未接続。これらのピンはチップに接続されていません。 16 DCLKIO データ入力/出力クロック。データの入力に使うクロック。 17 CVDD サンプリング・クロックの電源電圧(1.8 V~3.3 V)。CVDD≥ DVDD。 18 CLKIN LVCMOS サンプリング・クロック入力。 19 CVSS サンプリング・クロック電源電圧のコモン。 20 CMLQ Q DAC 出力コモン・モード・レベル。内蔵 QRCML をイネーブルすると、このピンは内蔵 QRCML 抵抗に接続されま す。このピンは解放のままにすることが推奨されます。内蔵 QRCML をディスエーブルすると、このピンは Q DAC のコモン・モード負荷になるため、抵抗を介して AVSS に接続する必要があります(リタイマーのセクション参 照)。この外付け抵抗の推奨値は 0 Ω です。 21 RLQN 負荷抵抗(500 Ω)、CMLQ ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で QOUTN に接続す る必要があります。 22 QOUTN Q DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 23 QOUTP Q DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 24 RLQP 負荷抵抗(500 Ω)、CMLQ ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で QOUTP に接続す る必要があります。 25 AVSS アナログ・コモン。 Rev. A - 14/79 - AD9714/AD9715/AD9716/AD9717 ピン番号 記号 説明 26 AVDD アナログ電源電圧(1.8 V~3.3 V)。 27 RLIP 負荷抵抗(500 Ω)、CMLI ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で IOUTP に接続する 必要があります。 28 IOUTP I DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 29 IOUTN I DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 30 RLIN 負荷抵抗(500 Ω)、CMLI ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で IOUTN に接続する 必要があります。 31 CMLI I DAC 出力コモン・モード・レベル。内蔵 IRCML をイネーブルすると、このピンは内蔵 IRCML 抵抗に接続されま す。このピンは解放のままにすることが推奨されます。内蔵 IRCML をディスエーブルすると、このピンは I DAC のコモン・モード負荷になるため、抵抗を介して AVSS に接続する必要があります(内部終端抵抗の使用のセクシ ョン参照)。この外付け抵抗の推奨値は 0 Ω です。 32 FSADJQ/AUXQ フル・スケール電流出力の調整(FSADJQ)。内蔵 QRSET をディスエーブルすると、このピンは Q DAC のフル・ス ケール電流出力の調整になるため、抵抗を介して AVSS に接続する必要があります(動作原理のセクション参 照)。この外付け抵抗の公称値は、2 mA の出力電流に対して 16 kΩ です。 Q DAC の相補電流出力(AUXQ)。内蔵 QRSET をイネーブルすると、このピンは補助 Q DAC 出力になります。 33 FSADJI/AUXI フル・スケール電流出力調整(FSADJI)。内蔵 IRSET をディスエーブルすると、このピンは I DAC のフル・スケー ル電流出力の調整になるため、抵抗を介して AVSS に接続する必要があります(動作原理のセクション参照)。こ の外付け抵抗の公称値は、2 mA の出力電流に対して 16 kΩ です。 補助 I DAC 出力(AUXI)。内蔵 IRSET をイネーブルすると、このピンは補助 I DAC 出力になります。 34 REFIO リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部 リファレンス電圧モードのとき 1.0 V のリファレンス電圧を出力(AVSS との間に 0.1 μF のコンデンサが必要)。 35 RESET/PINMD このピンはデバイスの動作モードを指定します。ロー・レベルにすると(DVSS へプルダウン)、デバイスは SPI モ ードになります。ハイの RESET パルスを入力すると、SPI レジスタがデフォルト値にリセットされます。 ハイ・レベル(DVDDIO へプルアップ)を入力すると、デバイスはピン・モードになります(PINMD)。 36 SCLK/CLKMD シリアル・ポートのクロック入力(SCLK)。SPI モードでは、このピンはシリアル・ポートのクロック入力として 機能します。 クロック・モード(CLKMD)。ピン・モードでは、CLKMD により内部リタイミング・クロックの位相を指定しま す。DCLKIO = CLKIN のときは 0 に接続してください。DCLKIO ≠ CLKIN のときは、パルスの 0 から 1 へのエッ ジで内部リタイマーがトリガーされます(リタイマーのセクション参照)。 37 SDIO/FORMAT シリアル・ポート入力/出力(SDIO)。SPI モードでは、このピンはシリアル・ポートの双方向データ・ラインとし て機能します。 フォーマット・ピン(FORMAT)。ピン・モードでは、FORMAT により、デジタル・データのデータ・フォーマッ トを指定します。ロー・レベルにすると(DVSS へプルダウン)、バイナリ入力データ・フォーマットが選択されま す。ハイ・レベル(DVDDIO へプルアップ)を入力すると、2 の補数入力データ・フォーマットが選択されます。 38 CS/PWRDN アクティブ・ローのチップ・セレクト(CS)。SPI モードでは、このピンはアクティブ・ローのチップ・セレクトと して機能します。 パワーダウン(PWRDN)。ピン・モードでは、ハイ・レベル(DVDDIO へプルアップ)を入力すると、デバイスは SPI ポートを除いてパワーダウンします。 39 DB11 (MSB) デジタル入力(MSB)。 40 DB10 デジタル入力。 41 (EPAD) Exposed Pad (EPAD) 露出パッドは AVSS に接続して、グラウンド・プレーンへハンダ付けする必要があります。パッケージの角にあ る露出金属がこのパッドに接続されます。 Rev. A - 15/79 - 40 39 38 37 36 35 34 33 32 31 DB12 DB13 (MSB) CS/PWRDN SDIO/FORMAT SCLK/CLKMD RESET/PINMD REFIO FSADJI/AUXI FSADJQ/AUXQ CMLI AD9714/AD9715/AD9716/AD9717 PIN 1 INDICATOR AD9717 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 RLIN IOUTN IOUTP RLIP AVDD AVSS RLQP QOUTP QOUTN RLQN NOTES 1. THE EXPOSED PAD IS CONNECTED TO AVSS AND SHOULD BE SOLDERED TO THE GROUND PLANE. EXPOSED METAL AT PACKAGE CORNERS IS CONNECTED TO THIS PAD. 07265-002 DB4 DB3 DB2 DB1 DB0 (LSB) DCLKIO CVDD CLKIN CVSS CMLQ 11 12 13 14 15 16 17 18 19 20 DB11 1 DB10 2 DB9 3 DB8 4 DVDDIO 5 DVSS 6 DVDD 7 DB7 8 DB6 9 DB5 10 図 5.AD9717 のピン配置 表 10.AD9717 のピン機能説明 ピン番号 記号 説明 1 to 4 DB[11:8] デジタル入力。 5 DVDDIO デジタル I/O 電源電圧(公称 1.8 V~3.3 V )。 6 DVSS デジタル・コモン。 7 DVDD デジタル・コア電源電圧(1.8 V)。DVDD を 1.8 V の DVDDIO に接続してください。DVDDIO > 1.8 V の場合は、 DVDD を 1.0 µF のコンデンサでバイパスしてください。ただし、その他の場合は接続しないでください。LDO で は外部負荷を駆動しないでください。 8 to 14 DB[7:1] デジタル入力。 15 DB0 (LSB) デジタル入力(LSB)。 16 DCLKIO データ入力/出力クロック。データの入力に使うクロック。 17 CVDD サンプリング・クロックの電源電圧(1.8 V~3.3 V)。CVDD≥ DVDD。 18 CLKIN LVCMOS サンプリング・クロック入力。 19 CVSS サンプリング・クロック電源電圧のコモン。 20 CMLQ Q DAC 出力コモン・モード・レベル。内蔵 QRCML をイネーブルすると、このピンは内蔵 QRCML 抵抗に接続されま す。このピンは解放のままにすることが推奨されます。内蔵 QRCML をディスエーブルすると、このピンは Q DAC のコモン・モード負荷になるため、抵抗を介して AVSS に接続する必要があります(内部終端抵抗の使用のセクシ ョン参照)。この外付け抵抗の推奨値は 0 Ω です。 21 RLQN 負荷抵抗(500 Ω)、CMLQ ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で QOUTN に接続す る必要があります。 22 QOUTN Q DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 23 QOUTP Q DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 24 RLQP 負荷抵抗(500 Ω)、CMLQ ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で QOUTP に接続す る必要があります。 25 AVSS アナログ・コモン。 26 AVDD アナログ電源電圧(1.8 V~3.3 V)。 27 RLIP 負荷抵抗(500 Ω)、CMLI ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で IOUTP に接続する Rev. A - 16/79 - AD9714/AD9715/AD9716/AD9717 ピン番号 記号 説明 必要があります。 28 IOUTP I DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 29 IOUTN I DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 30 RLIN 負荷抵抗(500 Ω)、CMLI ピンとの間に接続。内蔵負荷抵抗を使用する場合、このピンは外部で IOUTN に接続する 必要があります。 31 CMLI I DAC 出力コモン・モード・レベル。内蔵 IRCML をイネーブルすると、このピンは内蔵 IRCML 抵抗に接続されま す。このピンは解放のままにすることが推奨されます。内蔵 IRCML をディスエーブルすると、このピンは I DAC のコモン・モード負荷になるため、抵抗を介して AVSS に接続する必要があります(内部終端抵抗の使用のセクシ ョン参照)。この外付け抵抗の推奨値は 0 Ω です。 32 FSADJQ/AUXQ フル・スケール電流出力の調整(FSADJQ)。内蔵 QRSET をディスエーブルすると、このピンは Q DAC のフル・ス ケール電流出力の調整になるため、抵抗を介して AVSS に接続する必要があります(動作原理のセクション参 照)。この外付け抵抗の公称値は、2 mA の出力電流に対して 16 kΩ です。 Q DAC の相補電流出力(AUXQ)。内蔵 QRSET をイネーブルすると、このピンは補助 Q DAC 出力になります。 33 FSADJI/AUXI フル・スケール電流出力調整(FSADJI)。内蔵 IRSET をディスエーブルすると、このピンは I DAC のフル・スケー ル電流出力の調整になるため、抵抗を介して AVSS に接続する必要があります(動作原理のセクション参照)。こ の外付け抵抗の公称値は、2 mA の出力電流に対して 16 kΩ です。 補助 I DAC 出力(AUXI)。内蔵 IRSET をイネーブルすると、このピンは補助 I DAC 出力になります。 34 REFIO リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部 リファレンス電圧モードのとき 1.0 V のリファレンス電圧を出力(AVSS との間に 0.1 μF のコンデンサが必要)。 35 RESET/PINMD このピンはデバイスの動作モードを指定します。ロー・レベルにすると(DVSS へプルダウン)、デバイスは SPI モ ードになります。ハイの RESET パルスを入力すると、SPI レジスタがデフォルト値にリセットされます。 ハイ・レベル(DVDDIO へプルアップ)を入力すると、デバイスはピン・モードになります(PINMD)。 36 SCLK/CLKMD シリアル・ポートのクロック入力(SCLK)。SPI モードでは、このピンはシリアル・ポートのクロック入力として 機能します。 クロック・モード(CLKMD)。ピン・モードでは、CLKMD により内部リタイミング・クロックの位相を指定しま す。DCLKIO = CLKIN のときは 0 に接続してください。DCLKIO ≠ CLKIN のときは、パルスの 0 から 1 へのエッ ジで内部リタイマーがトリガーされます(リタイマーのセクション参照)。 37 SDIO/FORMAT シリアル・ポート入力/出力(SDIO)。SPI モードでは、このピンはシリアル・ポートの双方向データ・ラインとし て機能します。 フォーマット・ピン(FORMAT)。ピン・モードでは、FORMAT により、デジタル・データのデータ・フォーマッ トを指定します。ロー・レベルにすると(DVSS へプルダウン)、バイナリ入力データ・フォーマットが選択されま す。ハイ・レベル(DVDDIO へプルアップ)を入力すると、2 の補数入力データ・フォーマットが選択されます。 38 CS/PWRDN アクティブ・ローのチップ・セレクト(CS)。SPI モードでは、このピンはアクティブ・ローのチップ・セレクトと して機能します。 パワーダウン(PWRDN)。ピン・モードでは、ハイ・レベル(DVDDIO へプルアップ)を入力すると、デバイスは SPI ポートを除いてパワーダウンします。 39 DB13 (MSB) デジタル入力(MSB)。 40 DB12 デジタル入力。 41 (EPAD) Exposed Pad (EPAD) 露出パッドは AVSS に接続して、グラウンド・プレーンへハンダ付けする必要があります。パッケージの角にあ る露出金属がこのパッドに接続されます。 Rev. A - 17/79 - AD9714/AD9715/AD9716/AD9717 代表的な性能特性 1.5 1.5 1.0 1.0 POSTCALIBRATION INL (LSB) 0.5 0 –0.5 –0.5 –1.0 2048 4096 6144 8192 10,240 12,288 14,336 16,384 CODE –1.5 0 1.5 1.5 1.0 1.0 0.5 0 –0.5 –1.0 0 2048 4096 6144 8192 10,240 12,288 14,336 16,384 CODE –0.5 –1.0 0 1.75 1.75 1.25 1.25 POSTCALIBRATION INL (LSB) PRECALIBRATION INL (LSB) 2048 4096 6144 8192 10,240 12,288 14,336 16,384 CODE 図 10.AD9717 のポストキャリブレーション DNL 1.8 V (DVDD = 1.8 V) 0.75 0.25 –0.25 –0.75 –1.25 0.75 0.25 –0.25 –0.75 –1.25 2048 4096 6144 8192 10,240 12,288 14,336 16,384 CODE –1.75 07265-006 0 図 8.AD9717 のプリキャリブレーション INL 3.3 V (DVDD = 1.8 V) Rev. A 8192 10,240 12,288 14,336 16,384 CODE 0 図 7.AD9717 のプリキャリブレーション DNL 1.8 V (DVDD = 1.8 V) –1.75 6144 0.5 –1.5 07265-005 –1.5 4096 図 9.AD9717 のポストキャリブレーション INL 1.8 V (DVDD = 1.8 V) POSTCALIBRATION DNL (LSB) PRECALIBRATION DNL (LSB) 図 6.AD9717 のプリキャリブレーション INL 1.8 V (DVDD = 1.8 V) 2048 07265-008 0 07265-004 –1.5 0 07265-007 –1.0 0.5 0 2048 4096 6144 8192 10,240 12,288 14,336 16,384 CODE 図 11.AD9717 のポストキャリブレーション INL 3.3 V (DVDD = 1.8 V) - 18/79 - 07265-009 PRECALIBRATION INL (LSB) 特に指定がない限り、IxOUTFS = 2 mA、最大サンプル・レート。DVDD は常に 1.8 V。 1.75 1.75 1.25 1.25 POSTCALIBRATION DNL (LSB) 0.75 0.25 –0.25 –0.75 –1.25 0.25 –0.25 –0.75 0 2048 4096 6144 8192 10,240 12,288 14,336 16,384 CODE –1.75 0.4 0.4 0.3 0.3 0.2 0.1 0 –0.1 –0.2 512 1024 1536 2048 CODE 2560 3072 3584 4096 0.1 0 –0.1 –0.2 0 512 1024 1536 2048 CODE 2560 3072 3584 4096 図 16.AD9716 のポストキャリブレーション INL、1.8 V 0.4 0.4 0.3 0.3 POSTCALIBRATION DNL (LSB) PRECALIBRATION DNL (LSB) 8192 10,240 12,288 14,336 16,384 CODE 0.2 –0.4 07265-011 0 0.2 0.1 0 –0.1 –0.2 –0.3 0.2 0.1 0 –0.1 –0.2 –0.3 512 1024 1536 2048 CODE 2560 3072 3584 4096 –0.4 07265-012 0 図 14.AD9716 のプリキャリブレーション DNL、1.8 V Rev. A 6144 –0.3 図 13.AD9716 のプリキャリブレーション INL、1.8 V –0.4 4096 07265-014 –0.3 –0.4 2048 図 15.AD9717 のポストキャリブレーション DNL、3.3 V POSTCALIBRATION INL (LSB) PRECALIBRATION INL (LSB) 図 12.AD9717 のプリキャリブレーション DNL、3.3 V 0 07265-013 –1.25 07265-010 –1.75 0.75 0 512 1024 1536 2048 CODE 2560 3072 3584 4096 図 17.AD9716 のポストキャリブレーション DNL、1.8 V - 19/79 - 07265-015 PRECALIBRATION DNL (LSB) AD9714/AD9715/AD9716/AD9717 0.4 0.4 0.3 0.3 POSTCALIBRATION INL (LSB) 0.2 0.1 0 –0.1 –0.2 1024 1536 2048 CODE 2560 3072 3584 4096 –0.2 0.4 0.4 0.3 0.3 0.2 0.1 0 –0.1 –0.2 512 1024 1536 2048 CODE 2560 3072 3584 4096 0.2 0.1 0 –0.1 –0.2 0 512 1024 1536 2048 CODE 2560 3072 3584 4096 –0.4 図 19.AD9716 のプリキャリブレーション DNL、3.3 V 512 1024 1536 2048 CODE 2560 3072 3584 4096 図 22.AD9716 のポストキャリブレーション DNL、3.3 V 0.13 0.13 0.08 POSTCALIBRATION INL (LSB) 0.08 0.03 –0.02 –0.07 0 128 256 384 512 CODE 640 768 896 1024 0.03 –0.02 –0.07 –0.12 07265-018 –0.12 0 07265-020 –0.3 07265-017 –0.4 0 図 21.AD9716 のポストキャリブレーション INL、3.3 V POSTCALIBRATION DNL (LSB) PRECALIBRATION DNL (LSB) –0.1 –0.4 –0.3 PRECALIBRATION INL (LSB) 0 07265-019 512 07265-016 0 図 18.AD9716 のプリキャリブレーション INL、3.3 V 図 20.AD9715 のプリキャリブレーション INL、1.8 V Rev. A 0.1 –0.3 –0.3 –0.4 0.2 0 128 256 384 512 CODE 640 768 896 1024 図 23.AD9715 のポストキャリブレーション INL、1.8 V - 20/79 - 07265-021 PRECALIBRATION INL (LSB) AD9714/AD9715/AD9716/AD9717 0.13 0.08 0.08 0.03 –0.02 –0.07 128 256 384 512 CODE 640 768 896 1024 –0.12 0.13 0.08 0.08 POSTCALIBRATION INL (LSB) 0.13 0.03 –0.02 –0.07 –0.12 0 128 256 384 512 CODE 640 768 896 1024 POSTCALIBRATION DNL (LSB) 0.03 –0.02 –0.07 512 CODE 640 768 896 1024 640 768 896 1024 0 128 256 384 512 CODE 640 768 896 1024 0.03 –0.02 –0.07 –0.12 07265-024 PRECALIBRATION DNL (LSB) 0.08 384 512 CODE 図 28.AD9715 のポストキャリブレーション INL、3.3 V 0.08 256 384 –0.07 0.13 128 256 –0.02 0.13 0 128 0.03 –0.12 図 25.AD9715 のプリキャリブレーション INL、3.3 V –0.12 0 図 27.AD9715 のポストキャリブレーション DNL、1.8 V 07265-023 PRECALIBRATION INL (LSB) 図 24.AD9715 のプリキャリブレーション DNL、1.8 V 図 26.AD9715 のプリキャリブレーション DNL、3.3 V Rev. A –0.07 07265-026 0 –0.02 0 128 256 384 512 CODE 640 768 896 1024 図 29.AD9715 のポストキャリブレーション DNL、3.3 V - 21/79 - 07265-027 –0.12 0.03 07265-025 POSTCALIBRATION DNL (LSB) 0.13 07265-022 PRECALIBRATION DNL (LSB) AD9714/AD9715/AD9716/AD9717 0.025 0.025 0.020 0.020 0.015 0.015 POSTCALIBRATION INL (LSB) 0.010 0.005 0 –0.005 –0.010 –0.015 0 16 32 48 64 80 96 112 128 144 160 176 192 208 224 240 256 CODE 0.025 0.025 0.020 0.020 0.015 0.015 POSTCALIBRATION DNL (LSB) 0.010 0.005 0 –0.005 –0.010 –0.015 0 16 32 48 64 80 96 112 128 144 160 176 192 208 224 240 256 CODE 0.010 0.005 0 –0.005 –0.010 –0.015 –0.025 図 31.AD9714 のプリキャリブレーション DNL、1.8 V 0 16 32 48 64 80 96 112 128 144 160 176 192 208 224 240 256 CODE 図 34.AD9714 のポストキャリブレーション DNL、1.8 V 0.025 0.020 0.020 0.015 0.015 POSTCALIBRATION INL (LSB) 0.025 0.010 0.005 0 –0.005 –0.010 –0.015 –0.020 0.010 0.005 0 –0.005 –0.010 –0.015 –0.020 0 16 32 48 64 80 96 112 128 144 160 176 192 208 224 240 256 CODE –0.025 07265-030 –0.025 16 32 48 64 80 96 112 128 144 160 176 192 208 224 240 256 CODE –0.020 07265-029 –0.025 0 07265-032 PRECALIBRATION DNL (LSB) –0.015 図 33.AD9714 のポストキャリブレーション INL、1.8 V –0.020 PRECALIBRATION INL (LSB) –0.010 –0.025 図 30.AD9714 のプリキャリブレーション INL、1.8 V 図 32.AD9714 のプリキャリブレーション INL、3.3 V Rev. A 0 –0.005 –0.020 07265-028 –0.025 0.005 07265-031 –0.020 0.010 0 16 32 48 64 80 96 112 128 144 160 176 192 208 224 240 256 CODE 図 35.AD9714 のポストキャリブレーション INL、3.3 V - 22/79 - 07265-033 PRECALIBRATION INL (LSB) AD9714/AD9715/AD9716/AD9717 0.025 0.025 0.020 0.020 0.015 0.015 POSTCALIBRATION DNL (LSB) 0.010 0.005 0 –0.005 –0.010 –0.015 0.005 0 –0.005 –0.010 –0.015 –0.020 –0.020 0 16 32 48 64 80 96 112 128 144 160 176 192 208 224 240 256 CODE –0.025 07265-034 –0.025 0.010 図 36.AD9714 のプリキャリブレーション DNL、3.3 V 0 16 32 48 64 80 96 112 128 144 160 176 192 208 224 240 256 CODE 07265-037 PRECALIBRATION DNL (LSB) AD9714/AD9715/AD9716/AD9717 図 39.AD9714 のポストキャリブレーション DNL、3.3 V –126 –126 AD9714 AD9714 –129 –132 –132 –138 NSD (dBc) NSD (dBc) –135 AD9715 –144 –138 AD9715 –141 –144 AD9716 –147 AD9716 –150 –153 0 5 10 15 20 25 30 35 40 45 50 55 fOUT (MHz) –156 07265-038 –156 AD9717 0 5 10 15 20 25 30 35 40 45 50 55 fOUT (MHz) 図 37.AD9714/AD9715/AD9716/AD9717 の ノイズ・スペクトル密度、1.8 V 07265-035 AD9717 –150 図 40.AD9714/AD9715/AD9716/AD9717 の ノイズ・スペクトル密度、3.3 V –133 –133 –136 –136 –40°C +85°C –139 –139 –145 –40°C –145 –148 –148 –151 –151 –154 5 10 15 20 25 30 35 40 45 50 +85°C –154 55 5 fOUT (MHz) 10 15 20 25 30 35 40 45 50 55 fOUT (MHz) 図 38.AD9717 のノイズ・スペクトル密度、3 温度、1.8 V Rev. A –142 07265-141 NSD (dBc) +25°C 07265-138 NSD (dBc) +25°C –142 図 41.AD9717 のノイズ・スペクトル密度、3 温度、3.3 V - 23/79 - AD9714/AD9715/AD9716/AD9717 –130 –130 –133 –133 –136 –136 –139 –139 NSD (dBc) 1.8V, 2mA –145 –145 –148 –151 –151 –154 –154 07265-142 –148 –157 0 5 10 15 20 25 30 35 40 45 50 3.3V, 1mA –142 –157 55 0 5 10 15 25 30 35 40 45 50 55 図 45.AD9717 のノイズ・スペクトル密度、3 出力電流、3.3 V –10 –10 –20 –20 –30 –30 –40 –40 –50 –50 (dBm) (dBm) 図 42.AD9717 のノイズ・スペクトル密度、2 出力電流、1.8 V –60 –60 –70 –70 –80 –80 –90 –100 –100 1.5MHz/DIV STOP 16MHz 07265-085 –90 START 1MHz 20 fOUT (MHz) fOUT (MHz) –110 3.3V, 2mA 3.3V, 4mA 07265-145 –142 –110 図 43.AD9717 の 2 トーン・スペクトル、1.8 V START 1MHz 1.4MHz/DIV STOP 15MHz 07265-088 NSD (dBc) 1.8V, 1mA 図 46.AD9717 の 2 トーン・スペクトル、3.3 V 88 100 AD9717 82 94 AD9716 70 AD9714 AD9715 AD9716 AD9717 64 10 15 20 25 30 fOUT (MHz) 35 40 45 50 82 70 07265-098 5 AD9714 5 10 15 20 25 30 35 40 45 50 fOUT (MHz) 図 44.AD9714/AD9715/AD9716/AD9717 の IMD、1.8 V Rev. A AD9715 76 58 52 88 図 47.AD9714/AD9715/AD9716/AD9717 の IMD、3.3 V - 24/79 - 07265-040 IMD (dBc) IMD (dBc) 76 AD9714/AD9715/AD9716/AD9717 90 90 +85°C 84 84 +25°C +25°C 78 IMD (dBc) 72 –40°C 72 66 66 60 60 54 5 10 15 20 25 30 35 40 45 07265-151 +85°C –40°C 07265-148 54 5 50 10 15 20 88 35 40 45 50 91 82 88 76 0dB –3dB –3dB IMD (dBc) IMD (dBc) 30 図 51.AD9717 の IMD、3 温度、3.3 V 図 48.AD9717 の IMD、3 温度、1.8 V –6dB 70 64 85 82 –6dB 0dB 79 58 5 10 15 20 25 30 fIN (MHz) 35 40 45 50 76 07265-089 52 25 fOUT (MHz) fOUT (MHz) 5 10 15 20 25 30 35 40 45 50 fIN (MHz) 図 49.AD9717 の IMD、3 デジタル入力レベル、1.8 V 図 52.AD9717 の IMD、3 デジタル入力レベル、3.3 V 90 90 84 84 78 78 07265-090 IMD (dBc) 78 1mA IMD (dBc) 72 2mA 66 72 66 60 07265-150 60 54 5 10 15 20 25 30 35 40 45 54 50 5 fOUT (MHz) 10 15 20 25 30 35 40 45 fOUT (MHz) 図 50.AD9717 の IMD、2 出力電流、1.8 V Rev. A 4mA 1mA 07265-153 IMD (dBc) 2mA 図 53.AD9717 の IMD、3 出力電流、3.3 V - 25/79 - 50 –10 –10 –20 –20 –30 –30 –40 –40 –50 –50 –60 –60 –70 –80 –80 –90 –90 –100 –100 –110 START 1MHz 1.5MHz/DIV STOP 16MHz 07265-084 –70 –110 図 54.AD9717 の 1 トーン・スペクトル、1.8 V 1.4MHz/DIV STOP 15MHz 図 57.AD9717 の 1 トーン・スペクトル、3.3 V 93 86 AD9717 AD9716 AD9715 AD9714 80 AD9717 AD9716 AD9715 AD9714 90 87 84 SFDR (dBc) 74 SFDR (dBc) START 1MHz 07265-087 (dBm) (dBm) AD9714/AD9715/AD9716/AD9717 68 62 81 78 75 72 56 5 10 15 20 25 30 35 40 45 50 55 66 60 07265-158 07265-155 50 69 5 10 15 20 25 fOUT (MHz) 図 55.AD9714/AD9715/AD9716/AD9717 の SFDR、1.8 V 90 84 84 +85°C 45 50 55 60 78 +25°C 72 SFDR (dBc) 66 3.3V, –40°C 66 –40°C 60 72 3.3V, +25°C 60 07265-156 54 5 10 15 20 25 30 35 40 45 50 55 07265-159 SFDR (dBc) 40 3.3V, +85°C 78 54 5 60 10 15 20 25 30 35 40 45 50 fOUT (MHz) fOUT (MHz) 図 59.AD9717 の SFDR、3 温度、3.3 V 図 56.AD9717 の SFDR、3 温度、1.8 V Rev. A 35 図 58.AD9714/AD9715/AD9716/AD9717 の SFDR、3.3 V 90 48 30 fOUT (MHz) - 26/79 - 55 60 AD9714/AD9715/AD9716/AD9717 90 90 85 85 –6dB 80 80 –6dB 0dB –3dB 65 70 60 60 55 55 0 10 20 30 40 50 50 07265-092 50 60 fIN (MHz) –3dB 65 0dB 0 10 20 30 40 50 07265-091 70 75 SFDR (dBc) SFDR (dBc) 75 60 fIN (MHz) 図 60. 3 デジタル入力レベルでの SFDR 対 fIN、1.8 V 図 63.3 デジタル入力レベルでの SFDR 対 fIN、3.3 V 90 90 84 84 4m A 78 SFDR (dBc) SFDR (dBc) 78 72 1mA 66 2m A 66 2mA 60 72 1m A 07265-160 48 5 10 15 20 25 30 35 40 45 50 55 07265-162 60 54 54 5 60 10 15 fOUT (MHz) 25 30 35 40 45 50 55 60 fOUT (MHz) 図 61.SFDR、2 出力電流、1.8 V 図 64.SFDR、3 出力電流、3.3 V 10dB/DIV AC-COUPLED: UNSPECIFIED BELOW 20MHz 10dB/DIV AC-COUPLED: UNSPECIFIED BELOW 20MHz RES BW 30kHz VBW 300kHz CENTER 22.90MHz SPAN 38.84MHz SWEEP 126ms (601pts) RES BW 30kHz TOTAL CARRIER POWER –19.81dBm/7.87420MHz REF CARRIER POWER –19.81dBm/4.03420MHz RCC FILTER: OFF FILTER ALPHA 0.22 SPAN 38.84MHz SWEEP 126ms (601pts) TOTAL CARRIER POWER –25.42dBm/7.68000MHz REF CARRIER POWER –25.42dBm/3.84000MHz RCC FILTER: OFF FILTER ALPHA 0.22 OFFSET INTEG LOWER UPPER dBc dBm dBc dBm FREQ BW 1. –25.42dBm 5.000MHz 3.840MHz –72.52 –97.94 –72.44 –97.86 2. –88.16dBm 10.00MHz 3.840MHz –72.82 –98.24 –73.02 –98.44 15.00MHz 3.840MHz –72.18 –97.60 –71.88 –97.30 07265-161 OFFSET INTEG LOWER UPPER dBc dBm dBc dBm FREQ BW 1. –19.81dBm 5.000MHz 3.840MHz –70.32 –90.13 –72.61 –92.42 2. –85.75dBm 10.00MHz 3.840MHz –71.81 –91.61 –71.60 –91.41 15.00MHz 3.840MHz –72.59 –92.40 –65.50 –85.31 VBW 300kHz 図 62.AD9717 の 1 キャリア ACLR、1.8 V 図 65.AD9717 の 1 キャリア ACLR、3.3 V - 27/79 - 07265-163 CENTER 22.90MHz Rev. A 20 AD9714/AD9715/AD9716/AD9717 –60 –60 1mA PRECAL 1mA PRECAL –65 1mA POSTCAL 2mA POSTCAL ACLR (dBc) ACLR (dBc) –65 2mA POSTCAL 1mA POSTCAL –70 2mA PRECAL –70 4mA POSTCAL –75 2mA PRECAL 35 45 fOUT (MHz) –80 15 07265-068 25 25 35 45 fOUT (MHz) 図 66.AD9717 の 1 キャリア W-CDMA ファースト ACLR、1.8 V 07265-070 4mA PRECAL –75 15 図 69.AD9717 の 1 キャリア W-CDMA ファースト ACLR、3.3 V –60 –60 1mA PRECAL 1mA PRECAL –65 2mA PRECAL ACLR (dBc) ACLR (dBc) –65 1mA POSTCAL 2mA PRECAL 1mA POSTCAL –70 –70 –75 2mA POSTCAL 4mA PRECAL 2mA POSTCAL 35 45 fOUT (MHz) –80 15 07265-071 25 25 35 45 fOUT (MHz) 図 67.AD9717 の 1 キャリア W-CDMA セカンド ACLR、1.8 V 07265-074 4mA POSTCAL –75 15 図 70.AD9717 の 1 キャリア W-CDMA セカンド ACLR、3.3 V –60 –60 1mA PRECAL 1mA PRECAL –65 2mA POSTCAL ACLR (dBc) ACLR (dBc) –65 1mA POSTCAL 1mA POSTCAL 2mA PRECAL –70 4mA PRECAL –70 2mA POSTCAL –75 2mA PRECAL fOUT (MHz) 40 07265-072 30 –80 20 fOUT (MHz) 図 68.AD9717 の 1 キャリア W-CDMA サード ACLR、1.8 V Rev. A 30 40 07265-075 4mA POSTCAL –75 20 図 71.AD9717 の 1 キャリア W-CDMA サード ACLR、3.3 V - 28/79 - AD9714/AD9715/AD9716/AD9717 AC-COUPLED:UNSPECIFIED BELOW 20MHz 10dB/DIV 10dB/DIV AC-COUPLED: UNSPECIFIED BELOW 20MHz SPAN 38.84MHz VBW 300kHz RES BW 30kHz CENTER 22.90MHz SWEEP 126ms (601pts) TOTAL CARRIER POWER –23.08dBm/7.87420MHz REF CARRIER POWER –25.84dBm/4.03420MHz RCC FILTER: OFF FILTER ALPHA 0.22 SWEEP 126ms (601pts) TOTAL CARRIER POWER –33.14dBm/7.87420MHz REF CARRIER POWER –25.86dBm/4.03420MHz RCC FILTER: OFF FILTER ALPHA 0.22 OFFSET INTEG LOWER UPPER dBc dBm dBc dBm FREQ BW 1. –25.86dBm 5.000MHz 3.840MHz –66.28 –92.13 –66.68 –92.53 2. –26.47dBm 10.00MHz 3.840MHz –68.17 –94.02 –66.93 –92.78 15.00MHz 3.840MHz –64.89 –90.73 –65.84 –91.69 07265-164 OFFSET INTEG LOWER UPPER dBc dBm dBc dBm FREQ BW 1. –25.84dBm 5.000MHz 3.840MHz –65.45 –91.30 –65.63 –91.47 2. –26.35dBm 10.00MHz 3.840MHz –67.01 –92.85 –67.05 –92.89 15.00MHz 3.840MHz –65.22 –91.06 –65.33 –91.18 図 72.AD9717 の 2 キャリア ACLR、1.8 V –55 SPAN 38.84MHz VBW 300kHz RES BW 30kHz 07265-165 CENTER 22.90MHz 図 75.AD9717 の 2 キャリア ACLR、3.3 V –55 1mA PRECAL 1mA POSTCAL 1mA PRECAL 1mA POSTCAL –60 2mA PRECAL 2mA PRECAL ACLR (dBc) ACLR (dBc) –60 2mA POSTCAL –65 –65 2mA POSTCAL 4mA PRECAL –70 25 30 fOUT (MHz) 35 40 –75 15 4mA POSTCAL 20 25 30 35 40 fOUT (MHz) 図 73.AD9717 の 2 キャリア W-CDMA ファースト ACLR、1.8 V 07265-076 20 07265-073 –70 15 図 76.AD9717 の 2 キャリア W-CDMA ファースト ACLR、3.3 V –55 –55 1mA PRECAL 1mA PRECAL –60 1mA POSTCAL ACLR (dBc) ACLR (dBc) –60 1mA POSTCAL 2mA PRECAL 2mA PRECAL –65 –65 2mA POSTCAL –70 2mA POSTCAL 25 30 fOUT (MHz) 35 40 07265-077 20 –75 15 25 30 fOUT (MHz) 図 74.AD9717 の 2 キャリア W-CDMA セカンド ACLR、1.8 V Rev. A 20 35 40 07265-080 4mA POSTCAL 4mA PRECAL –70 15 図 77.AD9717 の 2 キャリア W-CDMA セカンド ACLR、3.3 V - 29/79 - AD9714/AD9715/AD9716/AD9717 –55 –55 1mA PRECAL 1mA PRECAL –60 1mA POSTCAL ACLR (dBc) ACLR (dBc) –60 2mA PRECAL 1mA POSTCAL 2mA PRECAL –65 –65 2mA POSTCAL –70 2mA POSTCAL 30 35 40 fOUT (MHz) 07265-078 25 –75 20 35 40 図 81.AD9717 の 2 キャリア W-CDMA サード ACLR、3.3 V 0.4 1.0 0.3 0.8 0.2 0.6 0.1 0.4 AUXDAC INL (LSB) 0 –0.1 –0.2 –0.3 0.2 0 –0.2 –0.4 –0.6 –0.4 –0.8 128 256 384 512 CODE 640 768 896 –1.0 07265-147 0 1024 0 128 256 384 512 CODE 640 768 896 1024 07265-144 AUXDAC DNL (LSB) 30 fOUT (MHz) 図 78.AD9717 の 2 キャリア W-CDMA サード ACLR、1.8 V –0.5 25 07265-081 4mA POSTCAL 4mA PRECAL –70 20 図 82.AUXDAC の INL 図 79.AUXDAC の DNL 25 TOTAL CURRENT @ 1mA OUT 30 TOTAL CURRENT @ 2mA OUT 20 TOTAL CURRENT @ 4mA OUT CURRENT (mA) 15 TOTAL CURRENT @ 1mA OUT 10 AVDD @ 2mA OUT 20 AVDD @ 4mA OUT AVDD @ 2mA OUT 10 AVDD @ 1mA OUT AVDD @ 1mA OUT 5 DVDD DVDD CVDD CVDD 0 20 40 60 80 100 120 fCLK (MHz) 140 07265-041 0 0 20 40 60 80 100 120 fCLK (MHz) 図 80.電源電流対クロック周波数、1.8 V Rev. A 0 図 83.電源電流対クロック周波数、3.3 V - 30/79 - 140 07265-044 CURRENT (mA) TOTAL CURRENT @ 2mA OUT AD9714/AD9715/AD9716/AD9717 用語 直線性誤差または積分非直線性(INL) 直線性誤差は、ゼロ・スケールとフル・スケールを結ぶ 直線により決定される理論出力と実際のアナログ出力と の最大誤差として定義されます。 電源除去比 電源が最小規定電圧値から最大規定電圧値へ変化したと きのフル・スケール出力の最大変化を意味します。 セトリング・タイム 出力が最終値の規定誤差範囲内に到達するまでに要する 時間で、出力変化の開始から測定します。 微分非直線性(DNL) DNL は、デジタル入力コードでの 1 LSB の変化に対応す るアナログ値の変化の測定値で、フル・スケールで正規 化したものです。 スプリアス・フリー・ダイナミック・レンジ(SFDR) SFDR は、出力信号のピーク振幅値と、DC から入力デー タ・レートの 1/2 に等しい周波数までの範囲内でのピー ク・スプリアス信号との差を意味し、dB 値で表します。 単調性 入力が増加したとき、出力が増加するか不変である場合 に、DAC は単調であるといいます。 オフセット誤差 出力電流と理論ゼロとの差をオフセット誤差と呼びます。 全入力ビットが 0 の場合、IOUTA = 0 mA の出力が期待され ます。全入力ビットが 1 の場合、IOUTN = 0 mA の出力が期 待されます。 ゲイン誤差 理論出力スパンと実際の出力スパンの差をいいます。実 際の出力スパンは、全入力ビットが 1 に設定されたとき の出力と全入力ビットが 0 に設定されたときの出力との 差として定義されます。 出力コンプライアンス・レンジ 電流出力型 DAC の出力における許容電圧範囲。最大コン プライアンス値を超えて動作させると、出力段の飽和ま たはブレークダウンにより非直線性性能が発生すること があります。 温度ドリフト 温度ドリフトは、周囲温度(+25℃)時の値から TMIN または TMAX 時の値までの最大変化として規定されます。オフセ ット・ドリフトとゲイン・ドリフトの場合、ドリフトは 1℃当たりのフル・スケール範囲(FSR)に対する ppm 値で 表されます。リファレンス・ドリフトの場合は、ドリフ トは 1℃当たりの ppm 値で表されます。 Rev. A 総合高調波歪み(THD) THD は、基本波測定値(rms 値)と最初の 6 種類の高調波成 分の rms 値の和との比を意味します。パーセント値また はデシベル値で表されます。 SNR (信号対ノイズ比) SNR は、測定した出力信号 rms 値の、ナイキスト周波数 より下の全スペクトル成分の rms 値総和から 6 次までの 高調波成分を除いた分に対する比です。SNR は、デシベ ル値(dB)で表されます。 隣接チャンネル・リーク比(ACLR) ACLR は、あるチャンネルと隣接チャンネルの間で測定 したキャリア電力(dBc)間の比を dBc で表した値。 複素イメージ除去比 従来型両側波帯アップ・コンバージョンでは、2 次 IF 周 波数の周辺に 2 個のイメージが発生します。これらのイ メージは、トランスミッタ電力とシステム帯域幅を浪費 することになります。2 番目の複素変調器の実数部を最 初の複素変調器に直列に配置することにより、2 次 IF 周 辺の上側または下側の周波数イメージを除去することが できます。 - 31/79 - AD9714/AD9715/AD9716/AD9717 CMLI FSADJI/AUXI FSADJQ/AUXQ REFIO RESET/PINMD SCLK/CLKMD SDIO/FORMAT CS/PWRDN DB13 (MSB) DB12 動作原理 1V SPI INTERFACE DB11 AD9717 QRSET 16kΩ DB10 IRSET 16kΩ 10kΩ IRCML 1kΩ TO 250Ω RLIN 500Ω DB9 IOUTN IREF 100µA DB8 I DAC IOUTP 500Ω BAND GAP DVDDIO DVSS RLIP AUX1DAC AVDD 1 INTO 2 INTERLEAVED DATA INTERFACE AVSS AUX2DAC I DATA RLQP 500Ω DVDD 1.8V LDO QOUTP Q DATA Q DAC QOUTN DB7 500Ω 07265-046 CVSS CVDD CLKIN DCLKIO DB0 (LSB) DB1 DB2 DB3 DB4 DB5 RLQN QRCML 1kΩ TO 250Ω CMLQ CLOCK DIST DB6 図 84.簡略化したブロック図 図 84 に、AD9714/ AD9715/AD9716/AD9717 の簡略化した ブロック図を示します。2 個のメイン DAC、デジタル制 御ロジック、フル・スケール出力電流制御から構成され ています。DAC は、公称 2mA のフル・スケール電流 (IxOUTFS)と最大 4 mA を供給できる PMOS 電流源アレイで 構成されています。アレイは、上位 5 ビット(MSB)を構 成する 31 個の等しい電流に分割されています。次の 4 ビ ットすなわち中位ビットは、15 個の等しい電流源(値は MSB 電流源の 1/16)で構成されています。残りの LSB は、 中位ビット電流源の 2 進小数値を構成しています。R-2R のラダー回路ではなく、電流源で下位ビットと中位ビッ トを構成しているため、マルチトーン信号または低振幅 信号のダイナミック性能が改善され、DAC の高出力イン ピーダンス(200 MΩ 以上)の維持に役立っています。 使用して 1.8 V を直接入力することができます。LDO を使 う場合は、DVDD (ピン 7)に 1.0 µF のバイパス・コンデン サが必要です。 これらのすべての電流源が PMOS 差動電流スイッチを経 由して、2 つの出力ノード(IOUTP または IOUTN)のいずれか に接続されます。このスイッチは AD976x ファミリで最 初に採用したアーキテクチャを採用しており、スイッチ ング過渡電圧で発生する歪みをさらに削減するように改善 されています。この新しいスイッチ・アーキテクチャは 種々のタイミング誤差を減少させ、差動電流スイッチの 入力に対して一致した相補駆動信号を出力します。 外部抵抗はリファレンス・コントロール・アンプとリフ ァレンス電圧 VREFIO との組み合わせにより、基準電流 IxREF を設定します。この基準電流は、適切なスケール・ ファクタを使ってセグメント化電流源に設定されます。 フル・スケール電流 IxOUTFS は、IxREF 値の 32 倍になります。 AD9714/AD9715/AD9716/AD9717 のアナログ I/O セクショ ンとデジタル I/O セクションは、1.8 V~3.3 V の動作電圧 範囲で動作可能な別々の電源入力(AVDD と DVDDIO)を 持っています。デジタル・コア・セクションには 1.8 V が必要です。1.8 V より高い DVDDIO 電源に対してはオプ ションの LDO が内蔵されています。あるいは、DVDD を Rev. A コアは、最大 125 MSPS のレートで動作することができ、 エッジ検出のラッチとセグメント・デコーディング・ロジ ック回路から構成されています。アナログ・セクション には、PMOS 電流源、対応する差動スイッチ、1.0 V のバ ンドギャップ・リファレンス電圧、リファレンス・コン トロール・アンプが含まれています。 各 DAC のフル・スケール出力電流はリファレンス制御ア ンプによりレギュレーションされ、フル・スケール調整 ピン(FSADJx)に接続される外部抵抗 xRSET を使って 1 mA ~4 mA の範囲で設定することができます。 8 kΩ~32 kΩ (4 mA~1 mA IxOUTFS)の公称値に設定できる オプションの内蔵 xRSET 抵抗が用意されています。 AD9714/AD9715/AD9716/AD9717 には、出力コモン・モー ド・ピン(CMLI と CMLQ)を使って出力コモン・モードを AVSS 以外の値に設定できるオプションがあります。この 機能を使うと、AD9714/AD9715/ AD9716/AD9717 の出力 を 0 V より高いコモン・モード・レベルを必要とする部 品に直接インターフェースさせることができます。 - 32/79 - AD9714/AD9715/AD9716/AD9717 シリアル・ペリフェラル・インターフェース(SPI) AD9714/AD9715/AD9716/AD9717 のシリアル・ポートは柔 軟な同期シリアル通信ポートであり、多くの業界標準の マイクロコントローラやマイクロプロセッサとのインタ ーフェースが容易にできます。このシリアル I/O は、モ トローラ社の SPI プロトコルや Intel®社の SSR プロトコ ルなどの大部分の同期転送フォーマットと互換性を持っ ています。このインターフェースを使うと、AD9714/ AD9715/AD9716/AD9717 の内部パラメータを設定するす べてのレジスタに対してリード/ライト・アクセスが可能 になります。1 バイト転送または複数バイト転送、およ び MSB ファースト転送フォーマットまたは LSB ファー スト転送フォーマットをサポートしています。AD9714/ AD9715/AD9716/AD9717 のシリアル・インターフェース・ ポートは、SDIO ピンを使ったシングル I/O ピンとして構 成されています。 命令バイト シリアル・インターフェースの全般的な動作 表 12.バイト転送カウント AD9714/ AD9715/AD9716/AD9717 の通信サイクルには 2 つ のフェーズがあります。フェーズ 1 は命令サイクルで、 AD9714/AD9715/ AD9716/AD9717 に対する命令バイトの書 き込みであり、最初の 8 個の SCLK 立ち上がりエッジを使 います。フェーズ 2 では、命令バイトから AD9714/ AD9715/AD9716/AD9717 のシリアル・ポート・コントロー ラにデータ転送サイクルについての情報が提供されます。 フェーズ 1 の命令ワードは、次のデータ転送の読み出し/ 書き込みの識別、データ転送内のバイト数、データ転送 の先頭バイトに対する開始レジスタ・アドレスを指定し ます。各通信サイクルの最初の 8 個の SCLK 立ち上がりエ ッジは、命令バイトを AD9714/AD9715/AD9716/AD9717 へ 書き込むのに使用されます。 N1 0 0 1 1 命令バイトは表 11 に示す情報から構成されています。 表 11. MSB DB7 R/W DB6 N1 DB5 N0 DB4 A4 DB3 A3 DB2 A2 DB1 A1 LSB DB0 A0 R/W (命令バイトのビット 7)は、命令バイトの書き込み後 に、読み出しと書き込みのいずれのデータ転送が行われ るかを指定します。ロジック 1 は読み出し動作を指定し ます。ロジック 0 は書き込み動作を指定します。N1 と N0 (命令バイトのビット 6 とビット 5)は、データ転送サイ クルで転送されるバイト数を指定します。ビットのデコ ードを表 12 に示します。 N0 0 1 0 1 Description Transfer 1 byte Transfer 2 bytes Transfer 3 bytes Transfer 4 bytes A4、A3、A2、A1、A0 (命令バイトのビット 4、ビット 3、 ビット 2、ビット 1、ビット 0)は、通信サイクルのデータ 転送部分でアクセスされるレジスタを指定します。複数 バイト転送の場合、このアドレスは開始バイト・アドレ スになります。次のレジスタ・アドレスは、LSBFIRST ビット(レジスタ 0x00、ビット 6)に基づいて AD9714/ AD9715/AD9716/AD9717 により内部で発生されます。 シリアル・インターフェース・ポート・ピンの説明 ピン 35 (RESET/PINMD)にロジック 1 続いてロジック 0 を入力すると、SPI ポートのタイミングが命令サイクル の初期状態にリセットされます。この機能は、内部レジ スタに指定された状態または SPI ポートへ入力された他 の信号レベルに無関係に実行されます。SPI ポートが命 令サイクルまたはデータ転送サイクルの実行中の場合、 入力されたデータは書き込まれません。 SCLK—シリアル・クロック 残りの SCLK エッジが、通信サイクルのフェーズ 2 に該 当します。フェーズ 2 では、AD9714/AD9715/AD9716/ AD9717 とシステム・コントローラとの間で実際にデータ 転送が行われます。通信サイクルのフェーズ 2 では、命 令バイトの指定に基づき 1、2、3 または 4 バイトのデー タが転送されます。複数バイト転送の使用が望まれます。 シングル・バイト・データ転送は、レジスタ・アクセス で 1 バイトのみ必要とする際に CPU オーバーヘッドを減 らすのに有効です。レジスタは、各転送バイトの最終ビ ットを書き込むと、直ちに変更されます。 シリアル・クロック・ピンは、 AD9714/AD9715/AD9716/AD9717 との間のデータ転送の同 期と内部ステート・マシンの動作に使われます。SCLK の最大周波数は 20 MHz です。 AD9714/AD9715/AD9716/AD9717 へ送信されるすべてのデ ータは、SCLK の立ち上がりエッジでサンプルされます。 すべてのデータは、AD9714/ AD9715/AD9716/AD9717 から SCLK の立ち下がりエッジで出力されます。 CS—チップ・セレクト アクティブ・ローを入力すると、通信サイクルが開始さ れます。この信号を使うと、複数のデバイスを同じシリ アル・コミュニケーション・ライン上で動作させること ができます。この入力がハイ・レベルのとき、 SDIO/FORMAT ピンは高インピーダンス状態になります。 チップ・セレクトは、通信サイクル中ロー・レベルを維 持する必要があります。 SDIO—シリアル・データ I/O SDIO ピンは、データを送受信する双方向データ・ライン として使われます。 Rev. A - 33/79 - AD9714/AD9715/AD9716/AD9717 MSB/LSB の転送 INSTRUCTION CYCLE シリアル・ポートの動作 AD9714/AD9715/AD9716/ AD9717 のシリアル・ポートの設 定は、レジスタ 0x00 から制御されます。設定の変更は、 レジスタの最終ビットを書き込むと直ちに有効になるこ とに注意してください。複数バイト転送の場合、通信サ イクル中にこのレジスタに対する書き込みが発生します。 実行中の通信サイクルの残りのバイトに対するこの新しい 設定を補正するように注意する必要があります。 ソフトウェア・リセット・ビット(レジスタ 0x00、ビット 5)を設定するときにも、同じ注意が必要です。すべてのレ ジスタはデフォルト値に設定されます。ただし、レジス タ 0x00 だけは変化しません。 予期しないデバイス動作を防止するためにシリアル・ポ ートの設定を変更するときは、シングル・バイト転送の 使用またはソフトウェア・リセットの実行が推奨されま す。 INSTRUCTION CYCLE DATA TRANSFER CYCLE CS SDIO R/W N1 N0 A4 A3 A2 A1 A0 D7N D6N D5 N D30 D20 D10 D00 07265-291 SCLK CS SCLK A4 A3 A2 A1 A0 D6 N D5N D30 D20 D1 0 D00 D7 SDO 図 86.シリアル・レジスタ・インターフェースのタイミング―MSB ファースト読み出し INSTRUCTION CYCLE DATA TRANSFER CYCLE CS SDIO A0 A1 A2 A3 A4 N0 N1 R/W D00 D10 D20 D4N D5N D6N D7N 07265-289 SCLK 図 87.シリアル・レジスタ・インターフェースのタイミング―LSB ファースト書き込み INSTRUCTION CYCLE DATA TRANSFER CYCLE CS SCLK SDIO A0 A1 A2 A3 A4 N0 N1 R/W D0 SDO D10 D20 D4 N D5N D6N D7 N 図 88.シリアル・レジスタ・インターフェースのタイミング―LSB ファースト読み出し ピン・モード AD9714/AD9715/AD9716/AD9717 では、シリアル・ポー トへの書き込みを行わない動作も可能です。 RESET/PINMD ピンをハイ・レベルに固定すると、 SCLK ピンが CLKMD になってクロック・モードを制御 し(リタイマーのセクション参照)、SDIO ピンが FORMAT になって入力データ・フォーマットを選択し、 CS/PWRDN ピンがデバイスのパワーダウン機能を持ちま す。 その他の動作は表 13 に示すデフォルト・レジスタ値の 指定通りであるため、FSADJI と FSADJQ の外付け抵抗 は DAC 電流の設定に必要になり、両 DAC はアクティブ になります。これは、便利なクイック・チェックアウ ト・モードにもなります。 ピン・モードで FSADJI/AUXI ピンと FSADJQ/AUXQ ピ ンに所望の固定抵抗を接続して電流を流すと、DAC 電流 を外部から調節することができます。適切な直列抵抗を オペアンプ出力に使用することも 1 つの方法です。これ は、抵抗値を変更するのと同じ効果を持ちます。短絡事 故やノイズ変調を防止するために、最小 10 kΩ の抵抗を DAC の近くに直列に接続してください。REFIO ピンは、 必要に応じて同様に±25%で調節することができます。 図 85.シリアル・レジスタ・インターフェースのタイミング―MSB ファースト書き込み Rev. A R/W N1 N0 07265-290 SDIO 07265-288 AD9714/AD9715/AD9716/AD9717 のシリアル・ポートで は、MSB ファーストまたは LSB ファーストの両デー タ・フォーマットをサポートすることができます。この 機能は、LSBFIRST ビット(レジスタ 0x00、ビット 6)から 制御されます。デフォルトは MSB ファーストです(LSB ファースト= 0)。 LSB ファースト= 0 (MSB ファースト)の場合、命令とデー タ・バイトは、MSB から LSB への順序で書き込む必要 があります。MSB ファースト・フォーマットでの複数バ イトのデータ転送は、上位データ・バイトのレジスタ・ アドレスを含む命令バイトから開始されます。後続のデ ータ・バイトは、上位アドレスから下位アドレスの順で 続く必要があります。MSB ファースト・モードでは、シ リアル・ポートの内部アドレス・ジェネレータが、複数 バイトの通信サイクルの各データ・バイトに対してデク リメントします。 LSB ファースト= 1 (LSB ファースト)の場合、命令とデー タ・バイトは、LSB から MSB への順序で書き込む必要 があります。LSB ファースト・フォーマットでの複数バ イトのデータ転送は、下位データ・バイトのレジスタ・ アドレスを含む命令バイトから開始され、複数のデー タ・バイトがその後ろに続きます。シリアル・ポートの 内部バイト・アドレス・ジェネレータが、複数バイトの 通信サイクルの各バイトに対してインクリメントします。 AD9714/AD9715/ AD9716/AD9717 のシリアル・ポート・ コントローラのデータ・アドレスは、MSB ファースト・ モードがアクティブの場合、複数バイト I/O 動作に対し て、書き込んだデータ・アドレスから 0x00 へ向かってデ クリメントされます。LSB ファースト・モードがアクテ ィブの場合、シリアル・ポート・コントローラ・アドレ スは、複数バイト I/O 動作に対して、書き込んだアドレ スから 0x1F に向かってインクリメントされます。 DATA TRANSFER CYCLE - 34/79 - AD9714/AD9715/AD9716/AD9717 SPI レジスタ・マップ 表 13. Name SPI Control Power-Down Data Control I DAC Gain IRSET IRCML Q DAC Gain QRSET QRCML AUXDAC Q AUX CTLQ AUXDAC I AUX CTLI Reference Resistor Cal Control Cal Memory Memory Address Memory Data Memory R/W CLKMODE Version Rev. A Addr 0x00 0x01 0x02 0x03 0x04 0x05 0x06 0x07 0x08 0x09 0x0A 0x0B 0x0C 0x0D 0x0E 0x0F 0x10 0x11 0x12 0x14 0x1F Default 0x00 0x40 0x34 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x34 0x00 0x00 0x03 Bit 7 Reserved LDOOFF TWOS Bit 6 LSBFIRST LDOSTAT Reserved Reserved IRSETEN Reserved IRCMLEN Reserved Reserved QRSETEN Reserved QRCMLEN Reserved QAUXEN Bit 5 Reset PWRDN IFIRST QAUXRNG[1:0] IAUXEN IAUXRNG[1:0] Reserved PRELDQ PRELDI CALSELQ CALSTATQ CALSTATI Reserved Reserved CALRSTQ CALRSTI CLKMODEQ[1:0] - 35/79 - Bit 4 LNGINS Q DACOFF IRISING Bit 3 Bit 2 I DACOFF QCLKOFF SIMULBIT DCI_EN I DACGAIN[5:0] IRSET[5:0] IRCML[5:0] Q DACGAIN[5:0] QRSET[5:0] QRCML[5:0] QAUXDAC[7:0] QAUXOFS[2:0] IAUXDAC[7:0] IAUXOFS[2:0] RREF[5:0] CALSELI CALCLK DIVSEL[2:0] CALMEMQ[1:0] MEMADDR[5:0] MEMDATA[5:0] CALEN SMEMWR SMEMRD Searching Reacquire CLKMODEN Version[7:0] Bit 1 Bit 0 ICLKOFF DCOSGL EXTREF DCODBL QAUXDAC[9:8] IAUXDAC[9:8] CALMEMI[1:0] UNCALQ UNCALI CLKMODEI[1:0] AD9714/AD9715/AD9716/AD9717 SPI レジスタの説明 これらのレジスタを読み出すと、特に注記がない限り、すべての定義済みレジスタ・ビットに書き込まれている値が返さ れます。 表 14. Register SPI Control Power-Down Data Control I DAC Gain Rev. A Address 0x00 0x01 0x02 0x03 Bit 6 Name LSBFIRST 5 Reset 4 LNGINS 7 LDOOFF 6 LDOSTAT 5 PWRDN 4 Q DACOFF 3 I DACOFF 2 QCLKOFF 1 ICLKOFF 0 EXTREF 7 TWOS 5 IFIRST 4 IRISING 3 SIMULBIT 2 DCI_EN 1 DCOSGL 0 DCODBL 5:0 I DACGAIN[5:0] Description 0 (default): MSB first, per SPI standard. 1: LSB first, per SPI standard. Note that the user must always change the LSB/MSB order in single-byte instructions to avoid erratic behavior due to bit order errors. Execute software reset of SPI and controllers, reload default register values except Register 0x00. 1: sets software reset; write 0 on the next (or any following) cycle to release reset. 0 (default): the SPI instruction word uses a 5-bit address. 1: the SPI instruction word uses a 13-bit address. 0 (default): LDO voltage regulator on. 1: turns core LDO voltage regulator off. 0: indicates that the core LDO voltage regulator is off. 1 (default) : indicates that the core LDO voltage regulator is on. 0 (default): all analog and digital circuitry and SPI logic are powered on. 1: powers down all analog and digital circuitry except for SPI logic. 0 (default): turns on Q DAC output current. 1: turns off Q DAC output current. 0 (default): turns on I DAC output current. 1: turns off I DAC output current. 0 (default): turns on Q DAC clock. 1: turns off Q DAC clock. 0 (default): turns on I DAC clock. 1: turns off I DAC clock. 0 (default): turns on internal voltage reference. 1: powers down internal voltage reference (external reference required). 0 (default): unsigned binary input data format. 1: twos complement input data format. 0: pairing of data—Q first of pair on data input pads. 1 (default): pairing of data—I first of pair on data input pads. 0: Q data latched on DCLKIO rising edge. 1 (default): I data latched on DCLKIO rising edge. 0 (default): allows simultaneous input and output enable on DCLKIO. 1: disallows simultaneous input and output enable on DCLKIO. Controls the use of the DCLKIO pad for data clock input. 0: data clock input disabled. 1 (default): data clock input enabled. Controls the use of the DCLKIO pad for data clock output. 0 (default): data clock output disabled. 1: data clock output enabled; regular strength driver. Controls the use of the DCLKIO pad for data clock output. 0 (default): DCODBL data clock output disabled. 1: DCODBL data clock output enabled; paralleled with DCOSGL for 2× drive current. DAC I fine gain adjustment; alters the full-scale current as shown in Figure 100. Default IDACGAIN = 0x00. - 36/79 - AD9714/AD9715/AD9716/AD9717 Register IRSET IRCML Address 0x04 0x05 Bit 7 Name IRSETEN 5:0 IRSET[5:0] 7 IRCMLEN 5:0 IRCML[5:0] Q DAC Gain 0x06 5:0 QRSET 0x07 7 Q DACGAIN[5:0] QRSETEN 5:0 QRSET[5:0] 7 QRCMLEN 5:0 QRCML[5:0] QRCML 0x08 AUXDAC Q 0x09 7:0 QAUXDAC[7:0] AUX CTLQ 0x0A 7 QAUXEN 6:5 QAUXRNG[1:0] 4:2 QAUXOFS[2:0] 1:0 QAUXDAC[9:8] Rev. A Description 0 (default): IRSET resistor value for I channel is set by an external resistor connected to the FADJI/AUXI pin. Nominal value for this external resistor is 16 kΩ. 1: enables the on-chip IRSET value to be changed for I channel. Changes the value of the on-chip IRSET resistor for I channel; this scales the full-scale current of the DAC in ~0.25 dB steps twos complement (nonlinear); see Figure 99. 000000 (default): IRSET = 16 kΩ. 011111: IRSET = 32 kΩ. 100000: IRSET = 8 kΩ. 111111: IRSET = 16 kΩ. 0 (default): IRCML resistor value for the I channel is set by an external resistor connected to the CMLI pin. Recommended value for this external resistor is 0 Ω. 1: enables on-chip IRCML adjustment for I channel. Changes the value of the on-chip IRCML resistor for I channel; this adjusts the common-mode level of the DAC output stage. 000000 (default): IRCML = 250 Ω. 100000: IRCML= 625 Ω. 111111: IRCML = 1 kΩ. DAC Q fine gain adjustment; alters the full-scale current as shown in Figure 100. Default QDACGAIN = 0x00. 0 (default): QRSET resistor value for Q channel is set by an external resistor connected to the FADJQ/AUXQ pin. Recommended value for this external resistor is 16 kΩ. 1: enables on-chip QRSET adjustment for Q channel. Changes the value of the on-chip QRSET resistor for Q channel; this scales the fullscale current of the DAC in ~0.25 dB steps twos complement (nonlinear); see Figure 99 000000 (default): QRSET = 16 kΩ. 011111: QRSET = 32 kΩ. 100000: QRSET = 8 kΩ. 111111: QRSET = 16 kΩ. 0 (default): QRCML resistor value for the Q channel is set by an external resistor connected to CMLQ pin. Recommended value for this external resistor is 0 Ω. 1: enables on-chip QRCML adjustment for Q channel. Changes the value of the on-chip QRCML resistor for Q channel; this adjusts the common-mode level of the DAC output stage. 000000 (default): QRCML = 250 Ω. 100000: QRCML = 625 Ω. 111111: QRCML = 1 kΩ. AUXDAC Q output voltage adjustment word LSBs. 0x3FF: sets AUXDAC Q output to full scale. 0x200: sets AUXDAC Q output to midscale. 0x000 (default): sets AUXDAC Q output to bottom of scale. 0 (default): AUXDAC Q output disabled. 1: enables AUXDAC Q output. 00 (default): sets AUXDAC Q output voltage range to 2 V. 01: sets AUXDAC Q output voltage range to 1.5 V. 10: sets AUXDAC Q output voltage range to 1.0 V. 11: sets AUXDAC Q output voltage range to 0.5 V. 000 (default): sets AUXDAC Q top of range to 1.0 V. 001: sets AUXDAC Q top of range to 1.5 V. 010: sets AUXDAC Q top of range to 2.0 V. 011: sets AUXDAC Q top of range to 2.5 V. 100: sets AUXDAC Q top of range to 2.9 V. AUXDAC Q output voltage adjustment word MSBs (default = 00). - 37/79 - AD9714/AD9715/AD9716/AD9717 Register AUXDAC I Address 0x0B Bit 7:0 Name IAUXDAC[7:0] AUX CTLI 0x0C 7 IAUXEN 6:5 IAUXRNG[1:0] 4:2 IAUXOFS[2:0] Reference Resistor 0x0D 1:0 5:0 IAUXDAC[9:8] RREF[5:0] Cal Control 0x0E 7 PRELDQ 6 PRELDI 5 CALSELQ 4 CALSELI 3 CALCLK 2:0 DIVSEL[2:0] 7 CALSTATQ 6 CALSTATI 3:2 CALMEMQ[1:0] 1:0 CALMEMI[1:0] 5:0 5:0 MEMADDR[5:0] MEMDATA[5:0] Cal Memory Memory Address Memory Data Rev. A 0x0F 0x10 0x11 Description AUXDAC I output voltage adjustment word LSBs. 0x3FF: sets AUXDAC I output to full scale. 0x200: sets AUXDAC I output to midscale. 0x000 (default): sets AUXDAC I output to bottom of scale. 0 (default): AUXDAC I output disabled. 1: enables AUXDAC I output. 00 (default): sets AUXDAC I output voltage range to 2 V. 01: sets AUXDAC I output voltage range to 1.5 V. 10: sets AUXDAC I output voltage range to 1.0 V. 11: sets AUXDAC I output voltage range to 0.5 V. 000 (default): sets AUXDAC I top of range to 1.0 V. 001: sets AUXDAC I top of range to 1.5 V. 010: sets AUXDAC I top of range to 2.0 V. 011: sets AUXDAC I top of range to 2.5 V. 100: sets AUXDAC I top of range to 2.9 V. AUXDAC I output voltage adjustment word MSBs (default = 00). Permits an adjustment of the on-chip reference voltage and output at REFIO (see Figure 98) twos complement. 000000 (default): sets the value of RREF to 10 kΩ, VREF = 1.0 V. 011111: sets the value of RREF to 12 kΩ, VREF = 1.2 V. 100000: sets the value of RREF to 8 kΩ, VREF = 0.8 V. 111111: sets the value of RREF to 10 kΩ, VREF = 1.0 V. 0 (default): preload Q DAC calibration reference set to 32. 1: preload Q DAC calibration reference set by user (Cal Address 1). 0 (default): preload I DAC calibration reference set to 32. 1: preload I DAC calibration reference set by user (Cal Address 1). 0 (default): Q DAC self-calibration done. 1: select Q DAC self-calibration. 0 (default): I DAC self-calibration done. 1: select I DAC self-calibration. 0 (default): calibration clock disabled. 1: calibration clock enabled. Calibration clock divide ratio from DAC clock rate. 000 (default): divide by 256. 001: divide by 128. … 110: divide by 4. 111: divide by 2. 0 (default): Q DAC calibration in progress. 1: calibration of Q DAC complete. 0 (default): I DAC calibration in progress. 1: calibration of I DAC complete. Status of Q DAC calibration memory. 00 (default): uncalibrated. 01: self-calibrated. 10: user calibrated. Status of I DAC calibration memory. 00 (default): uncalibrated. 01: self-calibrated. 10: user calibrated. Address of static memory to be accessed. Data for static memory access. - 38/79 - AD9714/AD9715/AD9716/AD9717 Register Memory R/W CLKMODE Version Rev. A Address 0x12 0x14 0x1F Bit 7 Name CALRSTQ 6 CALRSTI 4 CALEN 3 SMEMWR 2 SMEMRD 1 UNCALQ 0 UNCALI 7:6 CLKMODEQ[1:0] 4 Searching 3 2 Reacquire CLKMODEN 1:0 CLKMODEI[1:0] 7:0 Version[7:0] Description 0 (default): no action. 1: clear CALSTATQ. 0 (default): no action. 1: clear CALSTATI. 0 (default): no action. 1: initiate device self-calibration. 0 (default): no action. 1: write to static memory (calibration coefficients). 0 (default): no action. 1: read from static memory (calibration coefficients). 0 (default): no action. 1: reset Q DAC calibration coefficients to default (uncalibrated). 0 (default): no action. 1: reset I DAC calibration coefficients to default (uncalibrated). Depending on the CLKMODEN bit setting, these two bits reflect the phase relationship between DCLKIO and CLKIN, as described in Table 16. If CLKMODEN = 0, read only; reports the clock phase chosen by the retimer. If CLKMODEN = 1, read/write; value in this register sets Q clock phases; force if needed to better synchronize the DACs (see the Retimer section).). Data path retimer status bit. 0 (default): clock relationship established. 1: indicates that the internal data path retimer is searching for clock relationship (device output is not usable while this bit is high). Edge triggered, 0 to 1 causes the retimer to reacquire the clock relationship. 0 (default): CLKMODEI/CLKMODEQ values computed by the two retimers and read back in CLKMODEI[1:0] and CLKMODEQ[1:0]. 1: CLKMODE values set in CLKMODEI[1:0] override both I and Q retimers. Depending on CLKMODEN bit setting, these two bits reflect the phase relationship between DCLKIO and CLKIN as described in Table 16. If CLKMODEN = 0, read only; reports the clock phase chosen by the retimer. If CLKMODEN = 1, read/write; value in this register sets I clock phases; force if needed to better synchronize the DACs (see the Retimer section).). Hardware version of the device. This register is set to 0x03 for the latest version of the device. - 39/79 - AD9714/AD9715/AD9716/AD9717 デジタル・インターフェースの動作 DCLKIO DB[n:0] Z A B C D E I DATA Z B Q DATA A C F G H D F E G 07265-049 I DAC と Q DAC のデジタル・データは、クロック (DCLKIO)が付いている 1 本のパラレル・バス(DB[n:0])か ら供給されます。ここで、n は AD9714 に対しては 7、 AD9715 に対しては 9、AD9716 に対しては 11、AD9717 に対しては 13 です。I データと Q データは、インターリ ーブされたダブル・データ・レート(DDR)フォーマット でチップに入力されます。最大保証データ・レートは、 125 MHz クロックで 250 MSPS です。データ対の順序と サンプリング・エッジの選択は、IFIRST データ・コント ロール・ビットと IRISING データ・コントロール・ビッ トを使ってユーザから設定することができ、4 種類のタ イミング図が得られます。これらのタイミング図を、図 89、図 90、図 91、図 92 に示します。 NOTES: 1. DB[n:0], WHERE n IS 7 FOR THE AD9714, 9 FOR THE AD9715, 11 FOR THE AD9716, AND 13 FOR THE AD9717. 図 91.タイミング図―IFIRST = 1、IRISING = 0 DCLKIO DCLKIO DB[n:0] A B C D I DATA Z B Q DATA Y A E F G D C E I DATA B Y C D A E F C D E F G H Y A Q DATA Z B C E G C D F NOTES: 1. DB[n:0], WHERE n IS 7 FOR THE AD9714, 9 FOR THE AD9715, 11 FOR THE AD9716, AND 13 FOR THE AD9717. 図 92.タイミング図―IFIRST = 1、IRISING = 1 クロックの立ち上がりと立ち下がりエッジは、理想的に はセットアップ・タイムとホールド・タイム(tS と tH)で構 成されるキープイン・ウインドウの中央に位置します。セ ットアップ・タイムとホールド・タイムについては、表 2 を参照してください。詳細タイミング図を図 93 に示し ます。 DCLKIO A B I DATA 図 89.タイミング図―IFIRST = 0、IRISING = 0 Z A F NOTES: 1. DB[n:0], WHERE n IS 7 FOR THE AD9714, 9 FOR THE AD9715, 11 FOR THE AD9716, AND 13 FOR THE AD9717. DB[n:0] Z H 07265-050 Z 07265-047 DB[n:0] H E X Z B D tS tH NOTES: 1. DB[n:0], WHERE n IS 7 FOR THE AD9714, 9 FOR THE AD9715, 11 FOR THE AD9716, AND 13 FOR THE AD9717. tS tH DB[n:0] 図 90.タイミング図―IFIRST = 0、IRISING = 1 07265-051 Q DATA 07265-048 DCLKIO NOTES: 1. DB[n:0], WHERE n IS 7 FOR THE AD9714, 9 FOR THE AD9715, 11 FOR THE AD9716, AND 13 FOR THE AD9717. 図 93.すべての入力モードに対するセットアップ・タイムとホール ド・タイム 表 2 に示すさまざまなタイミング・モードの他に、入力 データを符号なしバイナリまたは 2 の補数フォーマット でデバイスに入力することができます。フォーマット・ タイプは、TWOS データ・コントロール・ビットで指定 します。 Rev. A - 40/79 - AD9714/AD9715/AD9716/AD9717 OR DB[n:0] (INPUT) RETIMER-CLK D-FF D-FF D-FF D-FF 0 1 2 3 D-FF TO DAC CORE DCLKIO-INT 4 IOUT CLKIN-INT DELAY1 DELAY1 RETIMER-CLK IOUT NOTES D-FFs: 0: RISING OR FALLING EDGE TRIGGERED FOR I OR Q DATA. 1, 2, 3, 4: RISING EDGE TRIGGERED. IE IE OE DCLKIO (INPUT/OUTPUT) 07265-052 DELAY2 CLKIN (INPUT) NOTES: 1. DB[n:0], WHERE n IS 7 FOR THE AD9714, 9 FOR THE AD9715, 11 FOR THE AD9716, AND 13 FOR THE AD9717. 図 94.AD9714/AD9715/AD9716/AD9717 の簡略化したタイミング図 AD9714/AD9715/AD9716/AD9717 には、DCLKIO と CLKIN の 2 つのクロック入力があります。CLKIN はアナ ログ・クロックであり、このジッタは DAC 性能に影響を 与えます。DCLKIO はデジタル・クロックであり、多く の場合 FPGA から出力されます。FPGA では、パッド上 のフリップフロップでデータが正常に入力できるように、 入力データとクロックが固定の関係を持つ必要がありま す。 図 94 に、AD9714/AD9715/AD9716/AD9717 内のデータ・ キャプチャ・システム全体の簡略化した図を示します。 ダブル・データ・レート入力データ DB[n:0]はパッド/ピ ンで、IRISING (SPI アドレス 0x02 のビット 4)の指定に従 い、DCLKIO-INT クロックの立ち上がりエッジまたは立ち 下がりエッジでラッチされます。ここで、n は AD9714 に 対しては 7、AD9715 に対しては 9、AD9716 に対しては 11、AD9717 に対しては 13 です。SPI アドレス 0x02 のビ ット 5(IFIRST)は、最初にラッチするチャンネル・データ (I または Q)を指定します。キャプチャされたデータはリ タイマー・ブロックで内部クロック(CLKIN-INT)を使って 再タイミングされた後に、最終アナログ DAC コア(D-FF 4)に送られます。このアナログ DAC コアが、電流切り替 え出力スイッチを制御します。図 94 に示すすべての遅延 ブロックは非反転であり、明確な遅延ブロックを持たな い配線は、分かり易くするため遅延がないものと見なし ています。 1 チャンネル分のみを図 94 に示します。一緒に示すデー タ・パッド DB[n:0]は、両チャンネルのダブル・データ・ レート・パッドとして機能します。ここで、n は AD9714 に対しては 7、AD9715 に対しては 9、AD9716 に対して は 11、AD9717 に対しては 13 です。 デフォルトの PINMD 設定と SPI 設定は、IE =ハイ・レベ ル(クローズ)と OE =ロー・レベル(オープン)です。 RESET/PINMD (ピン 35)がハイ・レベルのときに、これら の設定がイネーブルされます。このモードでは、DCLKIO と CLKIN をユーザが与える必要があります。PINMD で は、DAC の正常な動作のために DCLKIO と CLKIN が同 相であることも推奨されます。これは、両ピンを PCB 上 で接続することにより容易に実現できます。ユーザが SPI をアクセスできる場合、SPI アドレス 0x02 のビット 2 Rev. A (DCI_EN)をロー・レベルにすると、CLKIN を DCLKIO として使うこともできます。 SPI アドレス 0x02 のビット 1 またはビット 0(それぞれ DCOSGL または DCODBL)にハイ・レベルを設定すると、 ユーザの PCB ボード上で使用するために、CLKIN 入力 から DCLKIO 出力を得ることができます。 デバイスが正しく機能しているように見える場合でも、 DCI_EN = DCOSGL =ハイ・レベルまたは DCI_EN = DCODBL =ハイ・レベルは使用しないことをお薦めしま す。同様に、DCOSGL と DCODBL を同時にハイ・レベ ルに設定しないでください。 リタイマー AD9714/AD9715/AD9716/AD9717 には、データ・リタイ マー回路が内蔵されています。この回路は、CLKIN-INT クロックと DCLKIO-INT クロックを比較し、位相関係に 応じて、チップの入力インターフェースで使用されてい る DCLKIO からアナログ DAC コア(D-FF 4)の駆動に使わ れている CLKIN までデータを安全に転送するようにリタ イマー・クロック(RETIMER-CLK)を選択します。 リタイマーは、図 95 に示す 3 種類の位相から位相を選択 します。リタイマーは、表 15 に示す CLKMODE SPI ビッ トから制御されます。 RETIMER-CLKs 1/2 PERIOD DATA CLOCK 180° 90° 270° 1/4 PERIOD 1/2 PERIOD 07265-042 デジタル・データのラッチとリタイマー・ブロック 図 95.RETIMER-CLK の位相 多くの場合、複数のリタイマー位相が動作しますが、こ の場合、リタイマーは 1 つの位相を選択します。リタイ マーは最適な位相を選択することはできません。ユーザ が DCLKIO と CLKIN の間の適切な位相関係を経験的に 知っている場合(したがって DCLKIO-INT と CLKIN-INT との関係も、これは両クロックの遅延はほぼ等しく DELAY1 に等しいためです)、表 15 と次の節で説明する ように、CLKMODEN = 1 に設定してリタイマーを強制的 にこの位相にすることができます。 − 41/79 − AD9714/AD9715/AD9716/AD9717 表 15.タイマー・レジスタの内容 Bit Name CLKMODEQ[1:0] Searching Reacquire CLKMODEN CLKMODEI[1:0] Description Q data path retimer clock selected output. Valid after the searching bit goes low. High indicates that the internal data path retimer is searching for the clock relationship (DAC is not usable until it is low again). Changing this bit from 0 to 1 causes the data path retimer circuit to reacquire the clock relationship. 0: uses CLKMODEI/CLKMODEQ values (as computed by the two internal retimers) for I and Q clocking. 1: uses the CLKMODE value set in CLKMODEI[1:0] to override the bits for both I and Q retimers (that is, force the retimer). I data path retimer clock selected output. Valid after searching goes low. If CLKMODEN = 1, a value written to this register overrides both the I and Q automatic retimer values. 表 16.CLKMODEI/CLKMODEQ の詳細 CLKMODEI[1:0]/CLKMODEQ[1:0] 00 01 10 11 DCLKIO-to-CLKIN Phase Relationship 0° to 90° 90° to 180° 180° to 270° 270° to 360° RESET に正のパルスを入力すると(デバイスは SPI モード になります)、リタイマーが動作して、128 クロック・サ イクル以内に RETIMER-CLK の適切なクロック位相が自 動的に選択されます。SPI サーチング・ビット(SPI アド レス 0x14 のビット 4)がロー・レベルに戻り、リタイマー がロックされて、デバイスの使用が可能になったことが 表示されます。リアクアイア・ビット(SPI アドレス 0x14 のビット 3)は、I リタイマーと Q リタイマーで位相検出 を再起動する際に何時でも使用することができます。SPI アドレス 0x14 の CLKMODEQ[1:0]と CLKMODEI[1:0]を使 うと、リタイマー内で内部位相検出器により選択された 値を読み出すことができます(表 16 参照)。 2 つのリタイマー(I と Q)にリタイマー・クロックの特別 な位相を強制的に選択させるときは(両方とも同じ値にす る必要があります)、CLKMODEN (SPI アドレス 0x14 の ビット 2)をハイ・レベルに設定し、所望の位相値を CLKMODEI[1:0]と CLKMODEQ[1:0]に書き込みます。た とえば、DCLKIO と CLKIN が同相である場合、リタイマ ーに安全に RETIMER-CLK の位相 2 を選択させることが できます。この強制機能は、複数のデバイスを同期させ るときに便利です。 ピン・モードでは、CLKIN と DCLKIO を接続しているこ とを想定しています。このデバイスには、現在使われて いない SPI ピン(SCLK、SDIO、CS)を使うプログラマブ ルな機能があります。2 つのチップ・クロックを相互に 接続する場合、SCLK ピンをグラウンドに接続すること ができ、チップではリタイマーのクロックを使うことが できます。このクロックは、2 つの入力クロックと位相 が 180°異なります(位相 2 で、最適オプション)。SCLK ピ ンを再びハイ・レベルにしたとき、チップにはピン・モ ードでもう 1 つのオプションがあります。ピン・モード を使う場合このモードを使ってください。ただし、 CLKIN と DCLKIO は相互に接続しません(すなわち同位相 ではありません)。SCLK をハイ・レベルにすると、内部 クロック検出器は位相検出器出力を使って、リタイマー で使用するクロックを決定します(すなわち適切な Rev. A RETIMER-CLK Selected Phase 2 Phase 3 Phase 3 Phase 1 RETIMER-CLK 位相を選択します)。SCLK をハイ・レベ ルにすると、内部位相検出器は 2 つのクロックを調べて、 相対的な位相を求めます。2 つのクロックの相対位相を 再評価するときは、SCLK ピンをロー・レベルにして次 にハイ・レベルに戻します。 DAC パイプラインの全体遅延の計算 DAC パイプライン・レイテンシは、選択された RETIMER-CLK の位相から影響を受けます。システムに とってレイテンシがクリティカルで一定にする必要があ る場合、リタイマーを強制的に特定の位相にして、位相 をその都度自動的に選択させないようにする必要があり ます。 DCLKIO = CLKIN (同相)、かつ RETIMER-CLK を位相 2 に設定する場合について考えます。IRISING = 1 とします (すなわち、Q データは立ち上がりエッジで、I データは 立ち下がりエッジで、それぞれラッチ)。そうすると、I チ ャンネル出力のレイテンシは 3 クロック・サイクルになり ます(D-FF 1、D-FF 3、D-FF 4 となり、D-FF 2 ではありま せん。これは半クロック・サイクル、すなわち 180°でラ ッチされるためです)。D-FF 0 のパッドで、立ち下がりエ ッジでラッチされた時間から Q チャンネル出力までのレ イテンシは、2.5 クロック・サイクルになります(D-FF 1 まで½クロック・サイクル、D-FF 3 まで 1 クロック・サ イクル、D-FF 4 まで 1 クロック・サイクル)。 AD9714/AD9715/AD9716/AD9717 のこのレイテンシは特別 なケースであり、自動選択または手動設定した RETIMER-CLK 位相に基づいて計算する必要があります。 - 42/79 - AD9714/AD9715/AD9716/AD9717 リファレンスの動作 リファレンス・コントロール・アンプ AD9714/AD9715/AD9716/AD9717 は、1.0 V のバンド・ギ ャップ・リファレンス電圧を内蔵しています。SPI イン ターフェースを介してパワーダウン・レジスタ(アドレス 0x01)のビット 0 (EXTREF)をセットすると、内部リファ レンス電圧がディスエーブルされます。内部リファレン ス電圧を使うときは、0.1 µF のコンデンサで REFIO ピン を AVSS にデカップリングし、内部リファレンス電圧を イネーブルして、SPI インターフェースを介してパワー ダウン・レジスタ(アドレス 0x01)のビット 0 をクリアし ます。これはデフォルト設定になっていることに注意し てください。内部リファレンス電圧は REFIO に出力され ます。REFIO に出力される電圧を回路内で使用する場合 は、100 nA 未満の入力バイアス電流を持つ外付けバッフ ァアンプを使用して、リファレンスの負荷にならないよ うにする必要があります。内部リファレンスの使用例を 図 96 に示します。 AD9714/AD9715/AD9716/AD9717 は、フル・スケール出 力電流 IxOUTFS を制御するコントロール・アンプを内蔵し ています。コントロール・アンプは V/I コンバータとし て構成されています(図 96 参照)。出力電流 IxREF は、式 4 に示すように VREFIO と外部抵抗 xRSET との比により決定 されます(DAC の伝達関数のセクション参照)。IxREF は式 3 に示すように、適切なスケール・ファクタでセグメン ト化された電流源にコピーされて IxOUTFS が設定されます。 AD9714/AD9715/ AD9716/AD9717 VBG 1.0V REFIO I DAC OR Q DAC – + 0.1µF xRSET CURRENT SCALING ×32 IxOUTFS 07265-218 FSADJx IxREF AVSS コントロール・アンプを使うと、IxREF = 125 µA~31.25 µA を設定することにより(xRSET = 8 kΩ~32 kΩ)、IxOUTFS の 2.5:1 調整範囲(1 mA~4 mA)が可能になります。IxOUTFS は 広い調整範囲を持つため、幾つかの利点があります。1 つ目の利点は、AD9714/AD9715/AD9716/AD9717 の消費 電力に直接関係し、消費電力が IxOUTFS に比例することで す(DAC の伝達関数のセクションを参照してください)。2 つ目の利点は、8 dB 範囲で 0.25 dB ステップの調整機能 に関係し、送信電力の制御に役立ちます。リファレン ス・コントロール・アンプの小信号帯域幅は約 500 kHz です。このため、このデバイスを低周波の信号乗算アプ リケーションに使用することができます。 FSADJx ピンに 16 kΩ より大きい外付け抵抗を使用する場 合は、抵抗を 2 本の直列抵抗に分け、この一部と並列に 10 nF のコンデンサを接続して(一方は AVSS へ接続)、高 周波等価回路が 16 kΩ より低いインピーダンスを維持す るように注意する必要があります(図 97 参照)。 図 96.内部リファレンス電圧の構成 AD9714/AD9715/ AD9716/AD9717 内部または外部のリファレンス選択に応じて、REFIO は 入力または出力として機能します。表 17 に、リファレン ス動作の一覧を示します。 REFIO FSADJx 0.1µF 表 17.リファレンスの動作 External REFIO Pin Connect 0.1 µF capacitor Apply external capacitor R < 16kΩ Register Setting Register 0x01, Bit 0 = 0 (default) Register 0x01, Bit 0 = 1 (for power saving) xRSET 10nF AVSS 図 97. xRSET > 16 kΩ の場合の構成 外部リファレンスは、厳しいゲイン偏差または低温度ド リフトを必要とするアプリケーションで使用することが できます。また、可変外部リファレンス電圧を使って、 DAC 出力のゲイン・コントロールを実現することもでき ます。 外部リファレンス電圧を使用する際の推奨事項 外部リファレンス電圧は REFIO ピンへ接続します。内部 リファレンス電圧を外部リファレンスで直接上書きする か、あるいは省電力のため内部リファレンス電圧をパワ ーダウンさせることができます。 外部リファレンス電圧のメーカーが指定しない限り、 REFIO への 0.1 μF 外付け補償コンデンサの接続は不要で す。REFIO の入力インピーダンスは、内部リファレンスの パワーアップ時に 10 kΩ で、パワーダウン時には 1 MΩ で す。 Rev. A - 43/79 - 07265-219 Reference Mode Internal AD9714/AD9715/AD9716/AD9717 DAC の伝達関数 IOUTP、IOUTN、IxREF の値を代入すると、VIDIFF は次式で 表すことができます。 AD9714/AD9715/AD9716/AD9717 には、IOUTP/IOUTN と QOUTP/QOUTN の 2 つの差動電流出力があります。全ビ ットがハイのとき(すなわち DAC CODE = 2N − 1 のとき。 ここで N は、AD9714、AD9715、AD9716、AD9717 に対 して、それぞれ 8、10、12、14)、IOUTP と QOUTP はフ ル・スケールに近い電流出力 IxOUTFS を出力しますが、相 補出力 IOUTN と QOUTN の出力電流はゼロになります。 電流出力は正の DAC 出力(IOUTP と QOUTP)と負の DAC 出力(IOUTN と QOUTN)から出力され、入力コードと IxOUTFS との関数であり、次式で表されます。 IOUTP = (IDAC CODE/2N) × IIOUTFS VIDIFF = {(2 × IDAC CODE – (2N − 1))/2N} × (32 × VREFIO/IRSET) × IRLOAD (1) N QOUTP = (QDAC CODE/2 ) × IQOUTFS IOUTN = ((2N − 1) − IDAC CODE)/2N × IIOUTFS N (2) N QOUTN = ((2 − 1) − QDAC CODE)/2 × IQOUTFS ここで、IDAC CODE および QDAC CODE は 0~2N − 1 (10 進数)。 IIOUTFS と IQOUTFS はそれぞれリファレンス電流 IIREF と IQREF の関数であり、リファレンス電圧 VREFIO とそれぞれの外 付け抵抗(IRSET と QRSET)により設定されます。 IIOUTFS と IQOUTFS は次式で表すことができます。 IIOUTFS = 32 × IIREF (3) ここで、 (4) IQREF = VREFIO/QRSET または IIOUTFS = 32 × VREFIO/IRSET (5) IQOUTFS = 32 × VREFIO/QRSET 差動対(IOUTP/IOUTN または QOUTP/QOUTN)は、一般に 抵抗負荷を直接またはトランスを介して駆動します。DC 結合が必要な場合は、差動対(IOUTP/IOUTN または QOUTP/QOUTN)を一致する抵抗負荷 xRLOAD に接続しま す。これらの xRLOAD はアナログ・コモン AVSS に接続さ れます。正と負のノードに出力されるシングルエンド電 圧は次のように表されます。 VIOUTP = IOUTP × IRLOAD (6) VQOUTP = QOUTP × QRLOAD VIOUTN = IOUTN × IRLOAD (7) VQOUTN = QOUTN × QRLOAD 公称 4 mA の出力電流で 1 V の最大出力コンプライアン スを実現するためには、IRLOAD = QRLOAD を 250 Ω に設定 する必要があります。 Rev. A 式 8 は、AD9714/AD9715/AD9716/AD9717 を差動で動作 させるときの利点を表しています。先ず、差動動作はノ イズ、歪み、DC オフセットのような IOUTP と IOUTN に にあるコモン・モード誤差原因を相殺します。2 つ目に、 コード依存の差動電流とその後段の電圧 VIDIFF はシング ルエンド電圧出力値(VIOUTP または VIOUTN)の 2 倍であり、 2 倍の信号電力を負荷に供給します。AD9714/AD9715/ AD9716/ AD9717 のシングルエンド出力(VIOUTP と VIOUTN) または差動出力(VIDIFF)に対するゲイン・ドリフト温度性 能は、xRLOAD と xRSET が式 8 に示すように比例関係にあ るため、両抵抗に対して温度トラッキング抵抗を選択す ることにより改善できることに注意してください。 アナログ出力 IQOUTFS = 32 × IQREF IIREF = VREFIO/IRSET (8) 各 DAC には IOUTP/IOUTN と QOUTP/QOUTN の相補電 流出力が用意されており、シングルエンド動作または差 動動作に構成することができます。 IOUTP/IOUTN と QOUTP/QOUTN は負荷抵抗 xRLOAD を使 って相補シングルエンド電圧出力 VIOUTP と VIOUTN および VQOUTP と VQOUTN に変換することができます(DAC の伝達 関数のセクションの式 6~式 8 参照)。VIOUTP と VIOUTN と の間および VQOUTP と VQOUTN との間に存在する差動電圧 VIDIFF と VQDIFF も、トランスまたは差動アンプ構成を使っ てシングルエンド電圧に変換することができます。 AD9714/AD9715/AD9716/AD9717 の AC 性能は、IOUTP と IOUTN での電圧振幅を±0.5 V に制限した差動トランス 結合出力を使用した場合に最適であり、これで仕様が規 定されています。AD9714/AD9715/AD9716/AD9717 の歪 み性能とノイズ性能は、差動動作により改善することが できます。IOUTP/IOUTN と QOUTP/QOUTN のコモン・ モード誤差の原因は、トランスまたは差動アンプのコモ ン・モード除去比により大幅に削減されます。これらの コモン・モード誤差原因には、偶数次の歪み項とノイズ が含まれています。再生波形の周波数成分が増えるほど、 および/またはその振幅が大きくなるほど、歪み性能の改 善効果が大きくなります。これは、種々の動的なコモ ン・モード歪みメカニズム、デジタル信号の混入、ノイ ズの一次の相殺に起因します。トランスを使って差動か らシングルエンドへ変換すると、2 倍の再生信号電力を 負荷に供給することもできます(ソース終端がない場合)。 IOUTP/IOUTN と QOUTP/QOUTN の出力電流は相補であ るため、差動で処理された場合に加算されます。 - 44/79 - AD9714/AD9715/AD9716/AD9717 セルフ・キャリブレーション AD9714/AD9715/AD9716/AD9717 では、キャリブレーシ ョン係数の読み出しと書き込みが可能です。合計 32 個の 係数があります。係数のリード/ライト機能は、複数のセ ルフ・キャリブレーション・サイクル結果の平均をとり、 平均処理した結果を再度デバイスへロードすることによ り、セルフ・キャリブレーション・ルーチンの結果を向 上させるときに便利です。 AD9714/AD9715/AD9716/AD9717 には、デバイスの DNL を向上させるセルフ・キャリブレーション機能がありま す。デバイスでセルフ・キャリブレーションを行うと、 低周波アプリケーションでデバイス性能を向上させるこ とができます。アナログ出力周波数が 5 MHz を超えるア プリケーションでのデバイス性能は、DNL に比べてダイ ナミックなデバイス動作から多く影響を受けるため、こ れらの場合、セルフ・キャリブレーションは大きな利点 を示さないことがあります。キャリブレーション・クロ ック周波数は、DAC クロックを DIVSEL 値で指定する分 周比で除算した周波数に等しくなります。各キャリブレ ーション・クロック・サイクルは、DIVSEL[2:0]の値(レ ジスタ 0x0E、ビット[2:0])に応じて、DAC 入力クロッ ク・サイクルの 32~2048 倍になります。キャリブレーシ ョン・クロック周波数は、信頼度の高いキャリブレーシ ョンのために 0.5 MHz~4 MHz にする必要があります。 これらの値になるようにキャリブレーション・クロック 周波数を DIVSEL[2:0] (レジスタ 0x0E、ビット[2:0])を使 って設定すると、最適結果が得られます。別々のセル フ・キャリブレーション・ハードウェアが各 DAC に内蔵 されています。DAC は、個別にまたは同時にセルフ・キ ャリブレーションすることができます。 キャリブレーション係数を読み出すときは、次のステッ プに従います。 1. 2. 3. 4. 5. 6. デバイスのセルフ・キャリブレーションを行うときは、 次の手順に従います。 1. 2. 3. 4. 5. 6. 7. 0x00 をレジスタ 0x12 へ書き込みます。これにより、 UNCALI ビットと UNCALQ ビットがリセットされま す。 DIVSEL[2:0]を使ってキャリブレーション・クロック を 0.5 MHz ~4 MHz に設定し、CALCLK ビット(レジ スタ 0x0E、ビット 3)をセットしてキャリブレーショ ン・クロックをイネーブルします。 レジスタ 0x0E で I DAC のビット 4 (CALSELI)および /または Q DAC のビット 5 (CALSELQ)をセットして、 セルフ・キャリブレーションする DAC を選択します。 各 DAC には独立なキャリブレーション・ハードウェ アが内蔵されているため、同時にキャリブレーショ ンできることに注意してください。 CALEN ビット(レジスタ 0x12 のビット 4)をセットし て、セルフ・キャリブレーションを開始します。約 300 キャリブレーション・クロック・サイクル間待 ちます。 レジスタ 0x0F の CALSTATI ビット(ビット 6)と CALSTATQ ビット(ビット 7)を読み出して、セルフ・ キャリブレーションが終了したことを確認します。 ロジック 1 はキャリブレーションの完了を表します。 セルフ・キャリブレーションが完了したら、0x00 を レジスタ 0x12 に書き込みます。 CALCLK ビット(レジスタ 0x0E、ビット 3)をクリア して、キャリブレーション・クロックをディスエー ブルします。 Rev. A レジスタ 0x0E で I DAC のビット 4 (CALSELI)または Q DAC のビット 5 (CALSELQ)をセットして、読み出 す DAC コアを選択します。最初の係数のアドレス (0x01)をレジスタ 0x10 へ書き込みます。 0x04 をレジスタ 0x12 に書き込んで、SMEMRD ビッ ト(レジスタ 0x12、ビット 2 )をセットします。 レジスタ 0x11 の値を読み出して、最初の係数の 6 ビ ット値を読み出します。 0x00 をレジスタ 0x12 に書き込んで、SMEMRD ビッ トをクリアします。 各読み出しごとにアドレスを 1 だけ増やして、残りの 31 個の係数に対してステップ 2 ~ステップ 4 を繰り 返します。 レジスタ 0x0E で I DAC のビット 4 (CALSELI)または Q DAC のビット 5 (CALSELQ)をクリアして、読み出 す DAC コアの選択を解除します。 キャリブレーション係数をデバイスへ書き込むときは、 次のステップに従います。 1. 2. 3. 4. 5. 6. 7. - 45/79 - レジスタ 0x0E で I DAC のビット 4 (CALSELI)または Q DAC のビット 5 (CALSELQ)をセットして、書き込 む DAC コアを選択します。 0x08 をレジスタ 0x12 に書き込んで、SMEMWR ビッ ト(レジスタ 0x12、ビット 3)をセットします。 最初の係数のアドレス(0x01)をレジスタ 0x10 へ書き 込みます。 最初の係数の値をレジスタ 0x11 へ書き込みます。 各書き込みごとにアドレスを 1 だけ増やして、残りの 31 個の係数に対してステップ 2 ~ステップ 4 を繰り 返します。 0x00 をレジスタ 0x12 に書き込んで、SMEMWR ビッ トをクリアします。 レジスタ 0x0E で I DAC のビット 4 (CALSELI)または Q DAC のビット 5 (CALSELQ)をクリアして、DAC コアの選択を解除します。 AD9714/AD9715/AD9716/AD9717 ゲインの粗調整 オプション 3 オプション 1 デバイスがピン・モードにあるときでも、FSADJx ピン に電流を流すことにより、フル・スケール値を調節する ことができます。ここに混入するノイズは、出力の振幅 変調として現れます。したがって、必要とされる直列抵 抗の部分(最小 20 kΩ)は、ピンの真近に実装する必要があ ります。この方法では、±10%の範囲が調整できます。 フル・スケール出力電流の粗調整は、レジスタ 0x0D の 下位 6 ビットを使って行うことができます。この機能を 使って、ピン 34 (REFIO)のバンド・ギャップ電圧を最大 20%増減させると、FSADJx 抵抗の電圧がこの変化に追従 します。その結果、DAC のフル・スケール電流が同じ量 だけ変化します。REFIO 電圧を変化させる二次的な効果 は、AUXDAC のフル・スケール電圧も同じ振幅だけ変化 することです。このレジスタでは、2 の補数フォーマッ トを使います。011111 により REFIO ノード電圧が最大に なり、100000 によりこの電圧が最小になります。 1.30 1.25 1.20 1.15 オプション 3 と同様に、デバイスがピン・モードにある ときでも、REFIO ピンに電流を流すことにより、両フ ル・スケール値を調節することができます。ここに混入 したノイズが出力の振幅変調として現れるため、必要と される直列抵抗の部分(最小 10 kΩ)は、ピンに実装する必 要があります。この方法では、±25%の範囲が調整できま す。 ゲインの微調整 1.10 VREF オプション 4 1.05 1.00 0.95 0.90 0.85 0 8 16 24 32 CODE 40 48 07265-054 0.80 56 図 98.VREF 電圧(Typ)対コード 各メイン DAC には、レジスタ 0x03 (I DAC ゲイン)とレ ジスタ 0x06 (Q DAC ゲイン)の下位 6 ビットを使用する独 立なゲイン微調整機能があります。ゲイン粗調整オプシ ョン 1 とは異なり、この効果はメイン DAC フル・スケー ル出力電流だけに限られます。このレジスタは、ストレ ート・バイナリ・フォーマットを使用しています。スト レート・バイナリ・フォーマットが重要となる 1 つのア プリケーションとしては、直交変調器を使う際の側波帯 の抑圧があります。詳細については、アプリケーション 情報のセクションで説明します。 オプション 2 2.22 内部 FSADJx 抵抗の使用中に、レジスタ 0x04 (IRSET[5:0])とレジスタ 0x07 (QRSET[5:0])の下位 6 ビッ トを使って、各メイン DAC で独立に制御するゲイン粗調 整を行うことができます。ゲイン粗調整オプション 1 と は異なり、この効果はメイン DAC フル・スケール出力電 流だけに限られます。このレジスタでは 2 の補数フォー マットを使っているため、出力電流を約 0.25 dB ステップ で変化させることができます。 3.3V DAC1 3.3V DAC2 1.8V DAC1 1.8V DAC2 2.20 IOUTFS (mA) 2.18 2.16 2.14 4.0 2.12 2.10 0 3.0 VOUT_Q OR VOUT_I 2.5 1.5 1.0 0 20 30 40 xRSET CODE 50 60 07265-055 0.5 10 図 99.xRSET コードの効果 Rev. A 16 24 32 40 GAIN DAC CODE 48 図 100.DAC ゲイン特性(typ) 2.0 0 8 - 46/79 - 56 64 07265-056 OUTPUT OF I/V CONVERTER (V) 3.5 AD9714/AD9715/AD9716/AD9717 内部終端抵抗の使用 1200 AD9717/AD9716/AD9715/AD9714 には 4 本の 500 Ω 終端 抵抗が内蔵されています(各 DAC 出力に 2 本)。これらの 抵抗を使って DAC 出力電流を電圧に変換するときは、各 DAC 出力ピンを近くの負荷ピンに接続します。たとえば I DAC では、IOUTP を RLIP へ、IOUTN を RLIN へ、そ れぞれ接続します。さらに、CMLI ピンまたは CMLQ ピ ンを直接グラウンドへまたは抵抗を介して接続します。 出力電流が公称 2 mA であり、かつ CMLI ピンまたは CMLQ ピンが直接グラウンドへ接続される場合、DAC 出 力での DC コモン・モード・バイアス電圧は 0.5 V になり ます。DAC DC バイアスを 0.5 V より高くする場合は、 外付け抵抗を CMLI ピンまたは CMLQ ピンとグラウンド との間に接続することができます。また、このデバイス はイネーブルできるコモン・モード抵抗も内蔵していま す。これについては、内蔵コモン・モード抵抗の使用の セクションで説明します。 1100 CML RCML RLIN 500Ω IOUTN I DAC OR Q DAC RLIP 07265-057 IOUTP 500Ω 図 101.簡略化した内蔵負荷オプション 内蔵コモン・モード抵抗の使用 1000 RESISTANCE (Ω) 900 700 600 500 400 200 0 8 16 24 32 CODE 40 48 56 07265-058 300 図 102.CML 抵抗値(Typ)対レジスタ・コード 最適性能のための CMLx ピンの使用 CMLx ピンは、デバイス内で DAC バイアス電圧を変化さ せる機能も持っています。この機能を使うと、DAC を高 い DC 出力バイアス電圧で動作させることができます。 バイアス電圧< 0.9 V かつ AVDD = 3.3 V で動作する場合、 CMLx ピンをグラウンドに接続したときに、デバイスの最 適性能が得られます。DC バイアスを 0.9 V より高くする ときは、CMLx ピンを 0.5 V に設定すると最適性能が得ら れます。電源が 3.3 V の場合、DAC 出力の最大 DC バイ アスは 1.2 V 以下に設定する必要があります。電源が 1.8 V の場合は、DC バイアスを 0 V 近くに設定し、CMLx ピ ンを直接グラウンドへ接続します。 これらのデバイスには、調整可能なコモン・モード抵抗 が内蔵されており、これらの抵抗を使って DAC 出力の DC バイアスを大きくすることができます。デフォルト では、コモン・モード抵抗は接続されません。イネーブ ル時、約 250 Ω~約 1 kΩ の範囲で調整可能です。各メイ ン DAC には、レジスタ 0x05 (IRCML[5:0])とレジスタ 0x08 (QRCML[5:0])の下位 6 ビットを使う独立な調整機能 があります。 Rev. A 800 - 47/79 - AD9714/AD9715/AD9716/AD9717 アプリケーション情報 出力の構成 次のセクションでは、AD9714/AD9715/AD9716/AD9717 の一般的な出力構成について説明します。特に注記がな い限り、IxOUTFS は公称 2 mA に設定します。最適なダイナ ミック性能を必要とするアプリケーションに対しては、 差動出力構成が推奨されます。差動出力構成は、RF トラ ンスまたは差動オペアンプにより構成されます。トラン ス構成は最適な高周波性能を提供するため、AC 結合が 可能なすべてのアプリケーションに対して推奨されます。 差動オペアンプ構成は、DC 結合、信号ゲイン、低出力 インピーダンスを必要とするアプリケーションに適して います。 シングルエンド出力は、低価格と低消費電力が主要な条 件となるアプリケーションに適しています。 トランスを使用する差動結合 RF トランスを使うと、差動信号からシングルエンド信号 への変換を行うことができます(図 103 参照)。トランス の歪み性能は一般に、特に高い周波数で、標準オペアン プの歪み性能より優れています。トランス結合は、広い 周波数範囲で優れたコモン・モード歪み除去比を提供し ます(偶数次高調波)。電気的絶縁も提供し、ノイズを追 加することなく電圧ゲインを与えることもできます。イ ンピーダンスのマッチングには、種々のインピーダンス 比を持つトランスを使うことができます。トランス結合 の主要な欠点としては、周波数ロールオフが低い、電力 ゲインがない、出力インピーダンスが高いなどがありま す。 差動抵抗 RDIFF は、トランス出力が受動再生フィルタまた はケーブルを経由して負荷 RLOAD に接続されるアプリケ ーションで使用することができます。RDIFF はトランスの インピーダンス比により決定され、VSWR を低くするソ ース終端を提供するように選択されます。信号電力の約 半分が RDIFF で消費されることに注意してください。 オペアンプを使用したバッファ付きシングルエン ド出力 ADA4899-1 のようなオペアンプを使うと、シングルエン ド電流から電圧への変換を行うことができます(図 104 参 照)。AD9714/AD9715/AD9716/AD9717 は、各出力に一対 の直列抵抗 RS を持つように構成されます。最適歪み性能 を得るためには、RS を 0Ω に設定する必要があります。 帰還抵抗 RFB は、次式により信号振幅のピーク to ピーク を決定します。 VOUT = RFB × IFS 出力のコモン・モード電圧は次式から求めます。 R R I VCM VREF 1 FB FB FS RB 2 アンプの最大出力電圧と最小出力電圧は、それぞれ次式 から求めます。 R VMAX VREF 1 FB RB VMIN = VMAX – IFS × RFB CF RFB RB IOUTN 29 +5V AD9714/AD9715/ AD9716/AD9717 AD9714/AD9715/ AD9716/AD9717 RS – IOUTP 28 RLOAD ADA4899-1 OPTIONAL RDIFF REFIO 34 07265-059 IOUTP 28 IOUTN 29 図 103.トランスを使用した差動出力 RS C –5V 07265-060 AVSS 25 トランス一次側のセンター・タップは、IOUTP と IOUTN の電圧をデバイスの出力コモン・モード電圧範囲内に維 持する電圧に接続する必要があります。DAC 出力電流の DC 成分は IxOUTFS に等しく、IOUTP と IOUTN から流れる ことに注意してください。トランスのセンター・タップ は、この DC 電流のパスを提供する必要があります。大 部分のアプリケーションでは、AGND がトランス・セン ター・タップに対する最も便利な電圧になります。IOUTP と IOUTN の相補電圧(VIOUTP と VIOUTN)の振幅は、AGND を中心として対称であるため、 AD9714/AD9715/AD9716/AD9717 の規定の出力コンプラ イアンス・レンジ内に維持する必要があります。 Rev. A VOUT + 図 104.単電源でのシングルエンド・バッファ - 48/79 - AD9714/AD9715/AD9716/AD9717 オペアンプを使った差動バッファ付き出力 ピン数を抑えるために、これらの各補助 DAC は対応する FSADJx 抵抗とピンを共用しています。これらの DAC は、 イネーブルされ、かつ内蔵フル・スケール抵抗を使って 動作するときにのみ使用可能です。シンプルな I/V コン バータがチップ上に組み込まれています。REFIO が正確 に 1 V の場合、REFIO/2 = 0.5 V になるようにシャント抵 抗(3.2 kΩ~16 kΩ)を選択することができ、次式で無負荷 時の出力電圧が与えられます。 図 105 に示すシングルエンド・バッファの差動バージョ ンには、デュアル・オペアンプ(図 104 の回路参照)を使 うことができます。同じ RC 回路を使って 1 極の差動ロ ーパス・フィルタを構成して、このフィルタにより DAC 出力で発生する高周波イメージを除去してオペアンプ入 力に混入しないようにします。帰還抵抗 RFB により、次 式に基づき差動信号振幅のピーク to ピークが決定されま す。 1.5 16 k V OUT 0.5 V I DAC RS VOUT = 2 × RFB × IFS アンプのシングルエンド最大出力電圧と最小出力電圧は、 それぞれ次式から求めます。 R VMAX VREF 1 FB RB VMIN = VMAX − RFB × IFS 図 106 に、これらの DAC を制御するすべての SPI ビット の機能(ただし、QAUXEN ビット(レジスタ 0x0A のビッ ト 7)と IAUXEN ビット(レジスタ 0x0C のビット 7)は除 く)、および RS < 3.2 kΩ を禁止するゲーティング機能を 示します。 AVDD RNG0 RNG1 差動出力のコモン・モード電圧は次式から求めます。 VCM = VMAX − RFB × IFS RNG: 00 = > 125µA fS 01 = > 62µA fS 10 = > 31µA fS 11 = > 16µA fS AUXDAC [9:0] CF RFB AD9714/AD9715/ AD9716/AD9717 RS (OFS > 4 = 4) OFS2 OFS1 OFS0 16kΩ – IOUTP 28 4kΩ ADA4841-2 + VOUT C AVSS 25 – OP AMP + REFIO 34 IOUTN 29 8kΩ 16kΩ 16kΩ AUX PIN REFIO 2 + 07265-043 RB RS ADA4841-2 – 図 106.AUXDAC の簡略化した回路図 RB RFB 07265-061 CF 図 105.単電源差動バッファ SPI の速度により、補助 DAC の更新レートが制限されま す。IAUXDAC は 0x000 でフル・スケールに、0x1FF でゼ ロ・スケールに、それぞれなるようにデータが変換され ます(図 107 参照)。 3.0 補助 DAC OP AMP OUTPUT VOLTAGE vs. CHANGES IN ROFFSET AND DAC CURRENT IN µA 2.8 2.6 AD9714/AD9715/AD9716/AD9717 は、DC オフセット補正 や同様な用途に適する独立な多機能 10 ビット補助 DAC を 2 個内蔵しています。 ROFFSET = 3.3kΩ ROFFSET = 4kΩ ROFFSET = 5.3kΩ ROFFSET = 8kΩ ROFFSET = 16kΩ 2.4 2.2 OUTPUT (V) 2.0 AUXDAC は SPI ポートを介して駆動されるため、アナロ グ帰還ループ内のようなタイミングの厳しいアプリケー ションで使用することはできません。 1.8 1.6 1.4 1.2 1.0 0.8 0.6 0.4 0 0 10 20 30 40 50 60 70 80 IAUXDAC (µA) 90 100 110 120 130 07265-045 0.2 図 107.AUXDAC オペアンプ出力対電流、AVDD = 3.3 V、無負荷、 AUXDAC: 0x1FF~0x000 Rev. A - 49/79 - AD9714/AD9715/AD9716/AD9717 AD9714/AD9715/ AD9716/AD9717 I OR Q DAC 500Ω AD9714/AD9715/ AD9716/AD9717 AUX DAC OPTIONAL LOW-PASS FILTERING 1kΩ ADL537x FAMILY I OR Q INPUTS 500Ω 50kΩ 07265-167 2 個のレジスタが各 DAC に割り当てられており、10 ビッ トは発生する実際の DAC 電流用に、3 ビットはオフセッ ト(およびゲイン)調整用に、2 ビットは電流範囲調整用に、 さらに 1 ビットはイネーブル/ディスエーブル・ビット用 に、それぞれ使用されています。QAUXOFS ビット(レジ スタ 0x0A のビット[4:2])と IAUXOFS ビット(レジスタ 0x0C のビット[4:2])をすべて 1 に設定すると、対応する オペアンプがディスエーブルされて、DAC 電流が対応す る FSADJI/ AUXI ピンまたは FSADJQ/AUXQ ピンに直接 出力されます。この機能は、駆動する負荷が内蔵アンプ の制限能力を超えるときに、便利です。 図 109.直交変調器 ADL537x ファミリまたは同等デバイス対する DC 結合―内蔵部品の使用により簡素化 IF/RF 変換での直交変調器の非理想的な性能の補正 非イネーブル時(QAUXEN または IAUXEN = 0)は、対応 する DAC 出力がオープンになります。 アナログ直交変調器は単側波帯無線の実現を非常に容易 にしますが、直交変調器性能の非理想的な側面がありま す。これらのアナログ性能の低下の中に、ゲインの不一 致と LO のフイードスルーがあります。 DAC―変調器間のインターフェース ゲインの不一致 DAC 出力の後ろに直交変調器が接続される場合、補助 DAC を使って、ローカル発振器(LO)の相殺を行うことが できます。この LO のフイードスルーは直交変調器の入力 換算 DC オフセット電圧(および DAC 出力オフセット電圧 の不一致)によって発生するため、システム性能が低下し ます。DAC と直交変調器との間の代表的なインターフェ ースを図 108 と図 109 に示します。直列抵抗値は適切な 調整範囲を与えるように選択されています。図 108 には 使用中の外部負荷抵抗も示してあります。変調器の入力 コモン・モード電圧は、DAC の出力コンプライアンス・ レンジより高くなることがあるので、AC 結合または DC レベル・シフトが必要になります。直交変調器のコモ ン・モード入力電圧が DAC のそれと一致する場合には、 図 108 の DC 阻止コンデンサを取り外して、内蔵抵抗を接 続することができます。 直交変調器の実数部と虚数部の信号パスのゲインが完全 に一致しないことがあります。このために、負周波数イ メージの相殺が完全でなくなるので最適イメージ除去比 より低くなります。 LO のフィードスルー 直交変調器は有限な DC 換算オフセットを持ち、LO ポー トから信号入力への混入もあります。これらが原因とな り、直交変調器の LO 周波数でスペクトル・スプリアス が大きくなります。 AD9714/AD9715/AD9716/AD9717 には、これらの両アナ ログ性能低下を補正する機能がありますが、温度に対し てこれらの性能低下が変動するため、最適に近い単側波 帯性能が必要な場合は、温度に対するこれらの性能低下 を検出して補正する方法が必要となることに注意してく ださい。 MODULATOR V+ I/Q チャンネル間のゲイン・マッチング 0.1µF OPTIONAL PASSIVE FILTERING 0.1µF AD9714/AD9715/ AD9716/AD9717 AUX DAC 499Ω 499Ω 5kΩ TO 100kΩ QUADRATURE MODULATOR I OR Q INPUTS 07265-166 AD9714/AD9715/ AD9716/AD9717 I OR Q DAC 図 108.補助 DAC の一般的な使用方法と直交変調器へ接続する際の 外付け部品 図 109 に、DAC 内で提供される内蔵部品を利用して大幅 に簡素化された回路を示します。DAC からのスプリアス 信号(歪みと DAC イメージ)が直交変調器入力でシステム 性能に影響をあたえるときは、ローパスまたはバンドパ ス受動フィルタの使用が推奨されます。図 109 の例では、 変調器を正しくバイアスするためにフィルタは DC を通 過させる必要があります。図 108 と図 109 に示す位置に フィルタを配置すると、ソース・インピーダンスと負荷 インピーダンスを 2 mA のフル・スケール出力に対して 500 Ω に近づけて容易にデザインできるため、フィルタ のデザインが容易になります。変調器入力の抵抗が既知 になったら、発生する入力オフセット範囲を容易に求め ることができるので、AUXDAC 出力の直列抵抗値を計算 することができます。 Rev. A ゲインの正確なマッチングは、DAC ゲイン微調整レジス タの値を調節することにより実現されます。I DAC の場 合、これらの値は I DAC ゲイン・レジスタ(レジスタ 0x03)に格納されています。Q DAC の場合、これらの値 は Q DAC ゲイン・レジスタ(レジスタ 0x06)に格納されて います。これらは、フル・スケールの±2%をカバーする 6 ビット値です。デフォルト値のゼロから開始してゲイ ン補償を行うときは、不要なイメージの振幅が増加また は減少することが認められるまで、これらのレジスタの 内の 1 つの値を数ステップ大きくします。不要なイメー ジの振幅が増加する場合、ステップを戻して他の DAC 制 御レジスタについて同じ調整を行います。除去比が改善 されなくなるまでレジスタ値を変えることを繰り返しま す。ゲイン微調整範囲がヌル点を見つけるために不十分 である場合は(すなわち、ヌル点に遭遇しないでレジスタ がフル・スケールに到達する場合)、2 個の DAC のゲイ ン粗調整設定を調節して、再実行します。このシンプル な方法には、その他の派生方法も考えられます。 - 50/79 - (dB) LO フィードスルーの補償 回路内で LO のフイードスルーを補償するときは、2 個の AUXDAC の各出力を 100 kΩ の抵抗を介して差動 DAC 出 力の片方に接続する必要があります。AUXDAC の使い方 については、補助 DAC のセクションを参照してください。 これらの接続の目的は、直交変調器入力のノードへ非常 に少量の電流を流入させることで、そのために小さい DC バイアスを一方または他方の直交変調器信号入力へ加え ます。 ゲインとオフセットの補正結果 450.0 451.0 452.5 図 110.AD9714/AD9715/AD9716/AD9717 および ADL5370、 450 MHz のシングルトーン信号、ゲインまたは LO の補償なし 5 0 –5 –10 –15 –20 –25 –30 –35 –40 –45 –50 –55 –60 –65 –70 –75 –80 –85 –90 –95 447.5 449.0 450.0 FREQUENCY (MHz) 451.0 452.5 図 111.AD9714/AD9715/AD9716/AD9717 および ADL5370、 450 MHz のシングルトーン信号、ゲインまたは LO の補償あり ゲインとオフセットの補正結果を図 110 と図 111 に示しま す。図 110 に、ゲインとオフセットを補正する前の直交 復調器の出力スペクトルを示します。図 111 に、補正後 の出力スペクトルを示します。450 MHz での LO フイー ドスルー・スプリアスは、ノイズ・レベルまで抑圧され ています。この結果は、補正を行うことにより実現でき ますが、大きな温度変化の後に補正を繰り返すことが必 要です。 ゲイン・マッチングは負周波数イメージ除去比を改善し ますが、直交変調器での位相の不一致にも関係している ことに注意してください。2 個の直交信号の間の相対位 相をデジタル側で調節することにより、または DAC と直 交変調器との間のローパス・フィルタを適切にデザイン することにより、改善することができます。位相の不一 致は周波数に依存するため、広帯域信号が必要な場合に は、調節するルーチンを開発する必要があります。 Rev. A 449.0 FREQUENCY (MHz) (dB) LO フイードスルー補償を行うときは、AUXDAC レジス タのデフォルト状態から開始して、一方または他方の AUXDAC 出力電圧の振幅を大きくします。これを実行す る間に、直交変調器出力で LO フイードスルーの振幅を 検出します。LO フイードスルー振幅が増える場合は、調 整対象の AUXDAC の出力電圧を小さくするか、または 他方の AUXDAC の出力電圧を調節します。有効なアル ゴリズムに到達するまで、練習が必要かも知れません。 AD9714/AD9715/AD9716/AD9717 評価ボードを使うと、 温度に対して安定ではありませんが、LO フイードスルー はノイズ・フロアより低くなるように調節できます。 5 0 –5 –10 –15 –20 –25 –30 –35 –40 –45 –50 –55 –60 –65 –70 –75 –80 –85 –90 –95 447.5 07265-065 LO フイードスルーの補償は位相補償に無関係であること に注意してください。ただし、ゲイン補償は LO 補償に 影響をあたえることがあります。これは、ゲイン補償によ って、信号のコモン・モード・レベルが変化することが あるためです。変調器によっては DC オフセットがコモ ン・モード・レベルに依存する場合もあります。したが って、ゲイン調整は LO 補償の前に行うことが推奨され ます。 07265-064 AD9714/AD9715/AD9716/AD9717 - 51/79 - AD9714/AD9715/AD9716/AD9717 ADL5370 内蔵の直交変調器を使用するための評 価ボードの変更 評価ボードには、アナログ・デバイセズの ADL5370 直交 変調器が内蔵されています。AD9714/AD9715/AD9716/ AD9717 と ADL5370 は、インターフェースが容易な DAC/変調器の組み合わせを提供し、評価ボードで容易に これをキャラクタライゼーションすることができます。 AD9714/AD9715/AD9716/AD9717 のシングルエンド出力ま たは差動出力を評価するために、ハンダ付け可能なジャ ンパを設定することができます。この設定は出荷時のデ フォルト設定で、次の部品が実装されています。 このボードで ADL5370 を評価するときは、次の位置にな るように、これら同じ部品の実装を逆にする必要があり ます。 LO フイードスルーの補償が必要な場合は、AUXDAC 出 力をテスト・ポイント TP44 とテスト・ポイント TP45 に 接続することができます。 JP55、JP56、JP76、JP82—未ハンダ付け R13、R14、R52、R53—未実装 R50、R57、T1、T2—実装 Rev. A JP55、JP56、JP76、JP82—ハンダ付け R13、R14、R52、R53—実装 R50、R57、T1、T2—未実装 - 52/79 - 5V J3 5V 2 1 SMAEDGE 1 2 3 4 1 2 3 4 5V 5V 5V 5VGND;3,4,5 5VINT 5V 1UF CC0603 C37 5V 1UF CC0603 C21 5V 1UF CC0603 C18 5V 1UF CC0603 1 2 3 4 3 U2 U4 U6 U7 5V RC0603 78.7K GND ADP3334 5VIN R3 NC FB OUT6 IN4 SD OUT5 R29 8 7 6 5 FB 7 NC 8 OUT5 5 OUT6 6 R10 FB 7 NC 8 IN3 5V RC0603 78.7K GND ADP3334 SD IN4 5V 78.7K RC0603 R5 NC FB OUT5 5 OUT6 6 RC0603 GND ADP3334 SD IN4 IN3 5V 78.7K GND ADP3334 SD OUT6 IN3 1 2 OUT5 IN3 8 7 6 5 CC0603 100PF 100PF 100PF 100PF JP28 2 1 A B 3 JP88 3.3 1.8 C38 2 1 A B 3 JP29 3.3 1.8 C30 2 A B 3 JP26 3.3 1.8 1 C19 2 1 A B 3 JP22 3.3 1.8 C13 CC0603 IN4 RC0603 4 RC0603 RC0603 C12 CC0603 CC0603 - 53/79 - RC0603 JP3 R32 R36 76.8K R30 R31 76.8K R12 R23 76.8K C20 RC0603 64.9K 5V 1UF CC0603 C31 RC0603 64.9K 5V 1UF 1 1 1 1 C88 5V 1UF 5V 1 5V 2 SMAEDGE 2 5V SMAEDGE 1 J5 1 5V 1 2 3 4 2 J8 78.7K 5V RC0603 R4 NC FB OUT6 OUT5 CVDDX_IN SD U11 GND ADP3334 IN3 IN4 SMAEDGE AVDD_IN DVDD_IN CVDD_IN DVDDX_IN J4 5VGND;3,4,5 DVDDX_IN B A 2 JP15 5V 2 J2 5VGND;3,4,5 1 SMAEDGE 5VGND;3,4,5 5VGND;3,4,5 AVDD_IN B A 2 JP54 DVDD_IN B A 2 JP10 CVDD_IN CC0603 3 3 3 5VUSB 64.9K 5V 1UF CC0603 C17 RC0603 64.9K 5V 1UF CC0603 CC0603 R8 R2 76.8K C14 B A 2 JP6 0.1UF 0.1UF 0.1UF 0.1UF 8 7 6 5 5V L1 LC1812 100PF LC1812 L19 EXC-CL4532U1 EXC-CL4532U1 LC1812 L16 LC1812 L12 EXC-CL4532U1 EXC-CL4532U1 LC1812 L4 LC1812 L7 EXC-CL4532U1 EXC-CL4532U1 LC1812 L3 LC1812 L6 EXC-CL4532U1 EXC-CL4532U1 L2 LC1812 EXC-CL4532U1 L5 EXC-CL4532U1 LC1812 2 A B 3 JP89 3.3 1.8 1 C89 C61 CC0603 5V C15 CC0603 5V C9 CC0603 5V C7 CC0603 5V C3 CC0603 0.1UF CC0603 Rev. A RC0603 図 112.電源とフィルタ R92 R25 76.8K ACASE ACASE ACASE ACASE ACASE CVDDX_IN C60 CC0603 0.1UF C16 CC0603 0.1UF C8 CC0603 0.1UF C6 CC0603 0.1UF C10 CC0603 0.1UF RC0603 64.9K 1UF CVDDX DVDDX AVDD DVDD CVDD 5V SMAEDGE J11 5VGND;3,4,5 C TP23 BLK TP24 RED TP9 BLK TP8 RED TP6 BLK TP5 RED TP4 BLK TP13 RED C TP14 BLK TP12 RED 2 1 3 B A 1 C86 JP78 2 CC0603 C57 10UF 6.3V C1 10UF 6.3V C5 10UF 6.3V C4 10UF 6.3V C2 10UF 6.3V 07265-184 3 AD9714/AD9715/AD9716/AD9717 評価ボードの回路図とアートワーク 回路図 6 8 5 7 32 34 36 38 40 31 33 35 37 39 1IN DB0X DB1X DB2X DB3X DB4X DB5X DB6X DB7X DB8X DB9X DB10X DB11X DB12X DB13X DB0X DB1X DB2X DB3X DB4X DB5X DB6X DB7X DB8X DB9X DB10X DB11X DB12X DB13X DIGITAL INPUTS J1 AND RP3, THE MSB IS DB13, DB11, DB9, OR DB7, DEPENDING ON THE PART. J11 SSW-120-02-SM-D-R- A 30 28 26 24 22 20 18 16 14 12 29 27 25 23 21 19 17 15 13 11 10 4 3 9 2 1 9 10 11 12 13 14 15 8 7 6 5 4 3 2 1 22 16 9 10 11 12 13 14 15 RNETCTS743-8 RP4 RNETCTS743-8 8 7 6 5 4 3 2 RP31 22 1 16 MSB RP5 DNP 1 16 PCB Bottom Side HEADER RIGHT ANGLE FEMALE 2 3 2 - 54/79 - 15 図 113.デジタル入力 TP22 WHT 0 4 8 14 RNETCTS743-8 5 7 9 13 6 10 6 5 11 12 4 12 7 3 13 11 2 14 8 15 9 DB0 DB1 DB2 DB3 DB4 DB5 DB6 DB7 DB8 DB9 DB10 DB11 DB12 DB13 Match length to path from S5 to Pin 18 of U1. No stub R6 RC0402 RP1 10 Rev. A 16 DNP 1 RNETCTS743-8 TP10 BLK AD9714/AD9715/AD9716/AD9717 07265-185 図 114.クロック入力と DUT - 55/79 - C 2 1 C24 CC0603 0.1UF C26 CC0603 0.1UF AVDD C27 CC0603 0.1UF C C77 00.1UF CVDD R107 DNP R108 10K U12 OUT OVCC C C 23 CC0603 0.01UF DVDD C25 CC0603 0.01UF C 28 CC0603 0.01UF 4 C78 3 CC0402 OSC-S1703 GND EN C CC0402 TP30 WHT C39 CC0603 1UF 00.01UF QOTC CLKIN CVDD DCLKIO DB0 (LSB) DB1 DB2 DB3 DB4 DB5 DB6 DB7 DVDDIO DB8 DB9 DB10 DB11 C RC0402 0 DB12 C R68 DNP RESET/PINMD REFIO DVSS DVDD DB2 DB3 DB4 DB5 DB6 IOUTP IOUTN RLIN CMLI FSADJQ/AUXQ FSADJI/AUXI SCLK/CLKMD DVDDIO DB7 SDIO/FORMAT CS/PWRDN DB13 (MSB) RC0402 THE AD9714/AD9715/AD9716 CAN BE USED IN U1. DB1 RC0402 21 22 23 JP32 24 JP33 25 S5 RC0402 IOTC FSADJ2 R71 10K IOUTA IOUTB QOUTB QOUTA ACASE R80 U8 CC0603 TP3 WHT C11 0.1UF QOTC IOTC DNP 0 DNP R19 RC0402 R26 RC0402 R21 RC0402 R20 RC0402 1 0 2 3 DGND;5 R18 49.9 DVDD 4 10K C55 C56 1NF QOT_CML IOT_CML DGND;3,4,5 S11 CC0402 00.1UF R17 DNP CC0402 R72 JP11 RC0402 SW1 0 C59 4.7UF 6.3V REFIO SN74LVC1G34DCK DGND;3 DVDDX;5 2 4 RC0402 DNP AVDD DVDDX DVDDX R70 10K RMODE-SCLK MODE-SDIO SLEEP-CSB DB13 DB12 0 FSADJ1 DNP 26 JP34 27 28 29 R67 C RC0402 R69 30 JP35 31 32 33 34 35 36 37 38 39 40 RC0402 CGND;3,4,5 OUT0R R65 R66 DNP TP26 WHT DNP R110 0 DB8 DB9 DB10 DB11 0 0 RC0402 40-LEAD LFCSP RLIP AD9717 15 DB0 (LSB) AVDD 16 DCLKIO AVSS 17 CVDD RLQP 18 CLKIN QOUTP AGND;41 19 CVSS QOUTN 20 CMLQ RLQN U1 14 13 12 11 10 9 8 7 6 5 4 3 2 1 RC0402 R47 RC0402 R46 R48 00.1UF Keep parallel C C101 C34 R34 0 RC0402 0 R64 TP25 WHT 00.1UF DNP R122 DCLKIO RC0402 R33 CC0402 CC0402 CVDDX OUT2R 0 RC0402 CLKIN RC0603 R7 RC0402 Rev. A RC0402 = SHARE COMPONENT PAD. AD9714/AD9715/AD9716/AD9717 07265-186 RC0402 FSADJ1 32K 0.1% R1 TP1 WHT IOT_CML RC0805 RC0805 8K 0.1% R51 R22 DNP R99 100K TP34 WHT JP90 R97 DNP S9 REFIO OPAMPIN R35 IOUT NETWORK AND FSADJ1 RC0603 100K OPAMPIN R111 10-DNP R57 453 RC0603 AGND;3,4,5 DNP RC0603 WHEN C95 IS NOT DNP, 10pF TO 1nF IS RECOMMENDED C95 CC0603 DNP R98 DNP WHEN R13 AND R14 ARE NOT DNP, 499 IS RECOMMENDED FSADJ resistors must have low TC 16K 0.1% R49 CC0603 C22 0.1UF R13 DNP R14 DNP RC0603 IOUTB TP33 DNP D1N JP56 RC0603 IOUTA JP7 ERA6YEB323V, ERA6Y JP8 ERA6YEB323V, ERA6Y RC0603 JP9 ERA6YEB323V, ERA6Y TP32 DNP D1P JP12 RC0603 - 56/79 - RC0402 R117 0 R94 T2 C107 3 2 RC0603 6 4 CC0603 0.1UF RC0402 RC0402 0 S ADTL1-12 P R115 499 R116 0 WHT TP44 1 3 R93 RC0603 0 RC0603 1 N5V C108 5 DNP 4 AGND;9 0.1UF 0.1UF R119 N5V R123 0-DNP 0 R37 DNP 1UF 1 P5V S12 TP41 BLK 2 AGND;3,4,5 DNP C104 10UF 10V S4 AGND;3,4,5 S3 AGND;3,4,5 R9 DNP TP39 RED ACASE RC0603 CERAMIC C105 0 RC0603 10V 10UF C103 TP40 ORG R79 R11 ACASE RC0603 RC0402 R114 15 RC0603 3 4 ADT9-1T DNP 2 5 RC0402 C106 FB ADA4899-1 OUT U13 -V2 6 -V1 +IN 7 8 +V -IN DIS P5V RC0603 DNP R118 T8 P 1 6 S 0.2NF R113 499 C102 R15 0-DNP TP31 WHT CC0402 図 115.IOUT 回路と FSADJ1 CC0603 RC0603 RC0805 CC0603 RC0603 CC0805 RC0603 RC0603 Rev. A JP55 AD9714/AD9715/AD9716/AD9717 07265-187 FSADJ2 QOT_CML QOUTB TP17 WHT CC0603 RC0603 32K 0.1% R58 C48 0.1UF R52 DNP R54 DNP JP82 RC0603 8K 0.1% R60 RC0805 RC0805 RC0805 R102 100K TP35 WHT DNP R101 DNP TP37 DNP C96 CC0603 RC0603 FSADJ resistors must have low TC 16K 0.1% R59 JP91 WHEN R52 AND R53 ARE NOT DNP, 499 IS RECOMMENDED R53 DNP JP20 QOUTA RC0603 JP21 ERA6YEB323V, ERA6Y RC0603 JP16 ERA6YEB323V, ERA6Y - 57/79 - ERA6YEB323V, ERA6Y 図 116.QOUT 回路と FSADJ2 RC0603 TP36 DNP D2N D2P JP77 2 R55 S10 AGND;3,4,5 DNP RC0603 RC0603 100k 3 1 RC0603 QOUT NETWORK AND FSADJ2 WHT TP45 R106 0 4 6 RC0603 S 0 ADTL1-12 P T1 R105 WHEN R112 IS NOT DNP, 10 IS RECOMMENDED WHEN C96 IS NOT DNP, 10pF TO 1nF IS RECOMMENDED R100 DNP RC0603 1 R50 453 R112 DNP OPAMPIN R16 0 TP38 WHT R121 RC0603 DNP 2 P 1 5 6 S 3 4 T5 ADT9-1T RC0603 R120 DNP 0 R124 R83 R38 0 RC0603 RC0603 0 RC0603 RC0603 Rev. A RC0603 JP76 R56 DNP S8 AGND;3,4,5 R42 DNP S6 AGND;3,4,5 AD9714/AD9715/AD9716/AD9717 07265-188 RC0603 RC0603 Rev. A - 58/79 - 図 117.SPI ポート MLX-0532610571 0 0 5V RC0402 R62 RC0402 R82 SLEEP-CSB RMODE-SCLK MODE-SDIO MODE-SDO P3 pcb bottom side MP2 5 4 3 2 1 MP1 R40 22 22 R41 R39 22 RC0402 R28 22 DVDDX C114 CC0603 0.1UF 5VUSB 0.1UF 8 10 9 11 12 13 14 C109 CC0603 0.1UF 22 RA3-AN3-VREF+ 20 RA1-AN1 21 RA2-AN2-VREF- 18 MCLR-VPP-RE3 19 RA0-AN0 16 RB6-KBI2-PGC 17 RB7-KBI3-PGD 14 RB4-AN11-KBI0 15 RB5-KBI1-PGM 12 RB3-AN9-VPO 13 EN1 SSEL1 SCK MOSI MISO N31C 5VGND;45 U3 RC2-CCP1 VUSB RD0 RD1 RD2 RD3 RC4-D--VM RC5-D+-VP CSB SCLK SDIO TP20 WHT TP19 WHT TP18 WHT DVDD RA4-T0CKI-RCV RA5-AN4-HLVDIN RE0-AN5 RE1-AN6 RE2-AN7 AVDD2 VDD2 AVSS VSS2 OSC1-CLK1 OSC2-CLKO-RA6 22 22 22 RC0402 RC0402 R45 R44 R103 0 RC0402 RC1206 R87 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 470NF A2 A1 VCCA S1 3 0.1UF Y2 12 Y3 11 VCCY 14 Y1 13 5V C112 CC0603 TP7 BLK 5V C49 5V EN2 SSEL2 SCK MOSI MISO MISO C33 R43 RC0402 0 5VUSB 10PF-1% CC0603 5VGND;2 10PF-1% CC0603 U14 R27 CC0603 Y1 20.000MHZ 1M D1 1 LNJ312G8TRA 2 2 pcb Top side VBUS D- D+ ID-X GND-4 RC0403 R63 P1 S3 A3 ADG3304 5 A4 Y4 10 6 9 NCA 7 GND EN 8 4 3 2 1 C111 CC0603 0.1UF TP2 DNP C110 CC0603 499 1 2 4 5 41 5VUSB 5V EXC-CL3225U1 L15 42 C84 5VUSB 0.1UF CC0603 3 43 44 C97 RC6-TX-CK C98 0.1UF CC0603 RC0-TIOSO-T1CKI C99 0.1UF CC0603 RC1-T1OSI-UOE 0.1UF CC0603 PIC18F4450 5VUSB 9 RB0-AN12-INT0 10 RB1-AN10-INT1 11 RB2-AN8-INT2-VMO 7 AVDD1 8 VDD1 5 RD7 6 VSS1 3 RD5 4 RD6 1 RC7-RX-DT 2 RD4 1 VCCA VCCY 2 Y1 A1 3 U5 Y2 A2 4 A3 ADG3304 Y3 5 Y4 A4 6 NCY NCA 7 GND EN C100 CC0603 RA0 SSEL2 SSEL1 SCK MISO 5VUSB EN2 EN1 MOSI C32 10UF 6.3V GRN 5VUSB MOSI AD9714/AD9715/AD9716/AD9717 07265-189 L14 - 59/79 - 図 118.変調済み出力 7.5PF LC1008 LC1008 DNP C93 CC0805 DNP DNP C94 3 1 R74 R75 RC0603 R78 4 6 RC0603 ADTL1-12 0 4 RC0603 P NC=2,5 S T3 0 0 ADTL1-12 6 RC0603 P NC=2,5 S T6 10UF 10V CC0402 100PF C50 J6 ETC1-1-13 VDDM_IN 1 SMAEDGE 2 0.1UF CC0402 AGND;3,4,5 CC0402 C47 CC0402 RED TP16 BLK TP21 4 MODULATED OUTPUT MOD_QP ACASE VDDM C43 MOD_QN MOD_IN MOD_IP 1 4.7PF CC0805 L18 C75 L20 CC0805 DNP C91 3 1 T4 C64 LC1008 1.8UH 1.8UH LC1008 7.5PF CC0805 DNP CC0805 DNP C92 CC0805 DNP S C65 CC0805 L9 C74 L8 CC0805 4.7PF C79 LC1008 7.5PF CC0805 1.8UH 4.7PF LC1008 LC1008 C80 CC0805 L11 LC1008 C82 L17 CC0805 RC0603 1.8UH 3 D2P D2N D1P D1N C81 L10 R24 R61 RC0603 1k 1k CC0805 C53 R73 100PF 0 C54 DNP 100PF 7.5PF COM4A IBBN IBBP VPS5 VPS1A VPS1B VPS1C VPS1D COM2A VOUT AGND;25 COM3B C35 22UF 16V VPS2A COM3A 1 LC1812 L13 2 13 14 15 16 17 18 19 20 21 22 23 24 CC0402 C36 CC0402 0.1UF EXC-CL4532U1 J7 SMAEDGE AGND;3,4,5 VPS2B COM2B LOIP ADL5370 VPS4 LOIN VPS3 U9 QBBN COM4B COM1B QBBP DNP MOD_QP MOD_QN COM1A ACASE 12 11 10 9 8 7 6 5 4 3 2 1 MOD_IP MOD_IN C73 Rev. A 2 100PF 4.7PF C29 CC0402 0.1UF C87 100PF BLK TP43 VDDM RED TP42 100PF CC0402 C51 10UF 10V ACASE C41 VDDM 0.1UF CC0402 VDDM 10UF 10V C44 ACASE C90 100PF CC0402 C63 100PF CC0402 0.1UF 0.1UF C83 CC0402 C72 CC0402 C52 CC0402 VDDM AD9714/AD9715/AD9716/AD9717 P 5 07265-190 J10 C RC0805 CGND;3,4,5 C C C CVDDX R91 49.9 4 S 6 5 1 R77 CGND;5 3 4 RC0402 SW2 1.8K JTX-4-10T+ 1:4 2 3 1 P 2 T9 1.8K HSMS-281C C62 C CC0402 D3 RA0 1NF RC0402 R76 1 3 2 C46 C45 0 0.1UF - 60/79 - RC0402 R86 0.1UF CC0402 CC0402 Rev. A C CLOCK DRIVER CHIP CVDDX CVDDX CVDDX SLEEP-CSB MODE-SDO MODE-SDIO RMODE-SCLK CVDDX CVDDX CVDDX CVDDX 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 DSYNCB GND3 VS13 FUNC STATUS GND2 VS7 VS6 OUT2 OUT2B GND1 VS5 CSB SDO SDIO 図 119.クロック・ドライバ・チップ C CC0402 CC0402 CC0402 U10 C85 0.1UF CC0402 0.1UF C113 C70 0.1UF CC0402 0.1UF C69 C66 0.1UF 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 C42 CC0402 VS8 OUT1B OUT1 VS9 VS10 OUT4B OUT4 VS11 VS12 OUT3B 0.1UF CGND;49 AD9512BCPZ GND4 CLK1B SCLK VS14 OUT3 VS15 CLK1 CLK2B VS4 OUT0 OUT0B CLK2 NC1 GND5 VS16 VS3 RSET VS2 GND6 VS17 VS1 VS18 DSYNC C CC0402 CC0402 CC0402 C58 0.1UF C71 0.1UF C67 0.1UF CVDDX CVDDX CVDDX CVDDX CVDDX CVDDX CVDDX CVDDX CVDDX CVDDX CVDDX CC0402 CC0402 CC0402 0 0 R81 C RC0402 C40 0.1UF C76 0.1UF C68 0.1UF CVDDX C C RC0402 DNP R109 OUT2R RC0402 OUT0R DNP R90 WHEN R90 AND R109 ARE NOT DNP, 49.9 IS RECOMMENDED RC0402 R89 RC0402 R88 4.12K 07265-191 1 AD9714/AD9715/AD9716/AD9717 AD9714/AD9715/AD9716/AD9717 07265-203 シルクスクリーン 図 120.レイヤー2―グラウンド・プレーン Rev. A - 61/79 - 07265-204 AD9714/AD9715/AD9716/AD9717 図 121.レイヤー3―電源プレーン Rev. A - 62/79 - 07265-205 AD9714/AD9715/AD9716/AD9717 図 122.アセンブリ―表面 Rev. A - 63/79 - 07265-206 AD9714/AD9715/AD9716/AD9717 図 123.アセンブリ―裏面 Rev. A - 64/79 - 07265-217 AD9714/AD9715/AD9716/AD9717 図 124.ハンダ・マスク―表面、ソケットあり Rev. A - 65/79 - 07265-207 AD9714/AD9715/AD9716/AD9717 図 125.ハンダ・マスク―裏面 Rev. A - 66/79 - 07265-208 AD9714/AD9715/AD9716/AD9717 図 126.ハード・ゴールド・プレート、バンプあり、ソケットあり Rev. A - 67/79 - 07265-209 AD9714/AD9715/AD9716/AD9717 図 127.表面ペースト Rev. A - 68/79 - 07265-210 AD9714/AD9715/AD9716/AD9717 図 128.裏面ペースト Rev. A - 69/79 - 07265-211 AD9714/AD9715/AD9716/AD9717 図 129.シルクスクリーン―表面 Rev. A - 70/79 - 07265-212 AD9714/AD9715/AD9716/AD9717 図 130.シルクスクリーン―裏面 Rev. A - 71/79 - 07265-213 AD9714/AD9715/AD9716/AD9717 図 131.レイヤー1―表面 Rev. A - 72/79 - 07265-214 AD9714/AD9715/AD9716/AD9717 図 132.レイヤー4―裏面 Rev. A - 73/79 - 07265-215 AD9714/AD9715/AD9716/AD9717 図 133.イマージョン・ゴールド、ソケットなし、バンプなし Rev. A - 74/79 - 07265-216 AD9714/AD9715/AD9716/AD9717 図 134.ハンダ・マスク―表面、ソケットなし Rev. A - 75/79 - AD9714/AD9715/AD9716/AD9717 部品表 表 18. Qty 6 17 4 2 1 2 1 1 1 1 1 Reference Designator C1, C2, C4, C5, C32, C57 C3, C6, C7, C8, C9, C10, C11, C15, C16, C22, C24, C26, C27, C48, C60, C61, C107 C12, C14, C17, C18, C20, C21, C31, C37, C39, C86, C88 C13, C19, C30, C38, C89 C23, C25, C28 C29, C36, C47, C52, C72, C90 C33, C49 C34, C40, C42, C45, C46, C55, C58, C66, C67, C68, C69, C70, C71, C76, C77, C85, C101, C113 C35 C41, C43, C44 C50, C51, C53, C54, C63, C73, C83, C87 C56, C62 C59 C64, C75, C79, C82 C65, C74, C80, C81 C78 C84, C97, C98, C99, C100, C106, C108, C109, C111, C112, C114 C91, C92, C93, C94 C95, C96 C102 C103, C104 C105 C110 D1 D3 J1 6 J2, J3, J4, J5, J8, J11 CC0805 CC0603 CC0402 CAPSMDA CC0805 CC0603 Panasonic LNJ312G8TRA HSMS-281C Samtec SSW-120-02-SM-DRA SMAEDGE 2 J6, J7 SMAEDGE SMAEDGE 5 J10, S3, S5, S6, S11 SMAUPA04 SMA200UP 5 11 S4, S8, S9, S10, S12 JP3, JP7, JP8, JP9, JP11, JP12,JP16, JP20, JP21, JP28, JP77 JP6, JP10, JP15, JP22, JP26, JP29, JP54, JP78, JP88, JP89 JP32, JP33, JP34, JP35, JP55, JP56, JP76, JP82, JP90, JP91 SMAUPA04 JPRBLK02 SMA200UP JPRBLK02 DNP DNP 0.2 nF capacitor 10 µF, 10 V capacitor 1 µF ceramic capacitor 470 nF capacitor LED-SMD-TSS-GRN HSMS-281C 40-pin right angle header female DNP SMA connector edge right angle SMA connector edge right angle SMA connector RF 5pin upright DNP 2-pin jumper header JPRBLK03 JPRBLK03 3-pin jumper header JPRSLD02 JPRSLD02 Solder jumper 11 5 3 6 2 18 1 3 8 2 1 4 4 1 11 10 10 Rev. A Device CAPSMDA CC0603 Package ACASE CC0603 Description 10 µF, 6.3 V capacitor 0.1 µF capacitor CC0603 CC0603 1 µF capacitor CC0603 CC0603 CC0402 CC0603 CC0603 CC0402 100 pF capacitor 0.01 µF capacitor 0.1 µF capacitor CC0603 CC0402 CC0603 CC0402 10 pF, 1% capacitor 0.1 µF capacitor CAPSMDA CAPSMDB CC0402 ACASE ACASE CC0402 22 µF,16 V capacitor 10 µF, 10 V capacitor 100 pF capacitor CC0402 CAPSMDA CC0805 CC0805 CC0402 CC0603 CC0402 ACASE CC0805 CC0805 CC0402 CC0603 1 nF capacitor 4.7 µF, 6.3 V capacitor 7.5 pF, 1% capacitor 4.7 pF, 1% capacitor 0.01 µF capacitor 0.1 µF capacitor CC0805 CC0603 CC0402 ACASE CC0805 CC0603 1.6 mm x 0.8 mm SOT323-3 40-pin throughhole SMAEDGE - 76/79 - Part No./Manufacturer LNJ312G8TRA HSMS-281C SSW-120-02-SM-DRA/Samtec AD9714/AD9715/AD9716/AD9717 Qty 11 Device IND1812 Package LC1812 Description EXC-CL4532U1 4 4 1 1 1 Reference Designator L1, L2, L3, L4, L5, L6, L7, L12, L13, L16, L19 L8, L9, L10, L11 L14, L17, L18, L20 L15 P1 P3 IND1008 IND1008 IND1210 USB-MINIB Molex 0532610571 LC1008 LC1008 LC1210 USB-MINIB Molex 0532610571 2 R1, R58 RC0805 RC0805 1.8 µH, 10% DNP EXC-CL3225U1 USB mini 5-pin 1.25 mm, 5-pin wireto-board connector 32 kΩ, 0.1% resistor 5 5 6 RC0603 RC0603 RC0402 RC0603 RC0603 RC0402 76.8 kΩ resistor 78.7 kΩ resistor 0 Ω resistor RC0402 RC0402 DNP RC0603 RC0603 RC0603 RC0603 RC0603 RC0603 10 kΩ resistor 64.9 kΩ resistor DNP RC0603 RC0603 RC0603 RC0603 RC0603 RC0603 0 Ω resistor DNP 0 Ω resistor RC0603 RC0603 DNP RC0402 RC0402 RC0402 RC0603 RC0603 RC0402 RC0402 RC0402 RC0402 RC0603 RC0603 RC0402 49.9 Ω resistor 0 Ω resistor DNP 1 kΩ resistor 1 MΩ resistor 22 Ω resistor RC0603 RC0402 RC0402 RC0603 RC0402 RC0402 100 kΩ resistor 0 Ω resistor 0 Ω resistor 2 R2, R23, R25, R31, R36 R3, R4, R5, R10, R29 R6, R33, R34, R64, R65, R67 R17, R66, R68, R69, R107, R110, R122 R7 R8, R12, R30, R32, R92 R9, R37, R42, R56, R97, R98,R100, R101 R11, R38, R79, R83 R13, R14, R52, R53 R15, R16, R123, R124, R73 to R75, R78, R93, R94, R105, R106 R22, R54, R118, R119, R120, R121 R18 R19, R21 R20 , R26, R80 R24, R61 R27 R28, R39, R40, R41, R44, R45, R103 R35, R55, R99, R102 R43 R46, R47, R48, R62, R82, R86, R116, R117 R49, R59 RC0805 RC0805 16 kΩ, 0.1% resistor 2 2 R50, R57 R51, R60 RC0603 RC0805 RC0603 RC0805 453 Ω resistor 8 kΩ, 0.1% resistor 3 3 1 2 1 1 2 2 1 2 1 2 2 R63, R113, R115 R70, R71, R108 R72 R76, R77 R81 R87 R88, R89 R90, R109 R91 R111, R112 R114 RP1, RP5 RP3, RP4 RC0402 RC0402 RC0402 RC0402 RC0402 RC1206 RC0402 RC0402 RC0805 RC0603 RC0402 RNETCTS743-8 RNETCTS743-8 RC0402 RC0402 RC0402 RC0402 RC0402 RC1206 RC0402 RC0402 RC0805 RC0603 RC0402 RNETCTS743-8 RNETCTS743-8 499 Ω resistor 10 kΩ resistor 25 Ω resistor 1.8 kΩ resistor 4.12 kΩ resistor 0 Ω resistor 0 Ω resistor DNP 49.9 Ω resistor DNP 15 Ω resistor DNP 22 Ω resistor 7 1 5 8 4 4 10 6 1 2 3 2 1 7 4 1 8 Rev. A - 77/79 - Part No./Manufacturer EXC-CL4532U1 EXC-CL3225U1 0532610571/Molex ERA6YEB323V, ERA6Y ERA6YEB323V, ERA6Y ERA6YEB323V, ERA6Y AD9714/AD9715/AD9716/AD9717 Qty 2 4 1 Reference Designator SW1, SW2 T1, T2, T3, T6 T4 Device KEYBDSWG ADTL1-12 ETC1-1-13 Package OMRONB3SG MINI_CD542 SM-22 Description B3S-1100 push-button DNP M/A COM ETC1-1-13 2 T5, T8 ADT9-1T MINI_CD542 ADT9-1T 1 T9 JTX-4-10T MINI_BH292 JTX-4-10T+ 16 LOOPMINI LOOPMINI White test point LOOPMINI LOOPMINI LOOPMINI LOOPMINI DNP Red test point LOOPMINI LOOPMINI LOOPMINI LOOPMINI DNP Black test point 1 1 TP1, TP3, TP17, TP18, TP19, TP20, TP22, TP25, TP26, TP30, TP31, TP34,TP35, TP38, TP44, TP45 TP32, TP33, TP36, TP37 TP5, TP8, TP12, TP13, TP16, TP24, TP39, TP42 TP2 TP4, TP6, TP7, TP9, TP10, TP11, TP14, TP15, TP21,TP23, TP41, TP43 TP40 U1 LOOPMINI 40-lead LFCSP, AD9717 LOOPMINI LFCSP040-CP1 5 U2, U4, U6, U7, U11 ADP3334 8-lead SOIC 1 U3 USB-PIC18F4550-I/ML-ND QFN044P65MM-EP1 2 U5, U14 ADG3304BRUZ 14-lead TSSOP 1 U8 74LVC1G34 SC70-05 1 U9 ADL5370 1 U10 AD9512 LFCSP024P5MMEP1 LFCSP048-CP1 Orange test point 40-lead LFCSP, AD9717 ADP3334 voltageregulator PIC18F4550, microchip USB port chip QFN44 8X8MM ADG3304, 14-lead TSSOP SN74LVC1G34DCK, TI buffer ADL5370ACPZ 1 1 U12 U13 OSC-S1703 8-lead SOIC, ADA4899-1 OSC-S1703 SOIC8-N-EP DNP Op amp, ADA4899-1 1 Y1 ABM3B-20.000MHZ-10-1U-T SMD 3.2 mm × 5.0 mm 20 MHz 4 8 1 12 Rev. A - 78/79 - AD9512BCPZ Part No./Manufacturer ETC1-1-13/M/ACOM ADT9-1T/MiniCircuits JTX-4-10T/MiniCircuits AD9717/Analog Devices ADP3334/Analog Devices PIC18F4550 ADG3304BRUZ/ Analog Devices TI-DCK = SC70_05 PKG ADL5370ACPZ/ Analog Devices AD9512BCPZ/ Analog Devices ADA4899-1/ Analog Devices 300-8214-1-ND/ Digi-Key AD9714/AD9715/AD9716/AD9717 外形寸法 6.00 BSC SQ 0.60 MAX 0.60 MAX 31 30 5.75 BSC SQ 0.50 0.40 0.30 12° MAX 0.80 MAX 0.65 TYP 0.30 0.23 0.18 4.25 4.10 SQ 3.95 EXPOSED PAD (BOT TOM VIEW) 21 20 11 10 0.25 MIN 4.50 REF 0.05 MAX 0.02 NOM SEATING PLANE 40 1 D07265-0-3/09(A)-J TOP VIEW 0.50 BSC 0.20 REF COPLANARITY 0.08 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VJJD-2 072108-A PIN 1 INDICATOR 1.00 0.85 0.80 PIN 1 INDICATOR 図 135.40 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 6 mm × 6 mm、極薄クワッド (CP-40-1) 寸法: mm オーダー・ガイド Model AD9714BCPZ1 AD9714BCPZRL71 AD9715BCPZ1 AD9715BCPZRL71 AD9716BCPZ1 AD9716BCPZRL71 AD9717BCPZ1 AD9717BCPZRL71 AD9714-EBZ1 AD9715-EBZ1 AD9716-EBZ1 AD9717-EBZ1 1 Temperature Range −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C Package Description 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ Evaluation Board Evaluation Board Evaluation Board Evaluation Board Z = RoHS 準拠製品。 Rev. A - 79/79 - Package Option CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1
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