CDを176.4 kHzで再生 ! FPGA搭載 USB基板で作る4倍アップサンプラ

DAC PCM1795内部の64 倍フィ
ルタと合わせてトータル256 倍!
折り返し
雑音を阻止!
CDを176.4 kHzで再生! FPGA搭載
USB基板で作る4倍アップサンプラ
第 2 回 アップサンプラのしくみと作り方
田力 基
Motoi Tariki
ゲイン[dB]
元信号
本連載では 4 倍アップサンプラを製作します.
シングル・レート(44.1 k/48 kHz)の PCM 信号を
FPGA であらかじめ 4 倍にアップサンプリングして
から D−A コンバータへ入力します.実験に使用す
fS
る USB−FPGA 基板は,本誌 2010 年 2 月号で開発し
ゼロが追加挿入されたデータ
Dラッチ
D
D
不要なコピー・イメージ
2fS
周波数[Hz]
ゲイン[dB]
fS
fS
2fS
周波数[Hz]
2
3fS
(b)fS /2以上の帯域をフィルタリングする
のn 倍の周波数に不要なノイズが現れる
0
0
0
d0
d0
0
D
c 510
4fS
図 1 ディジタル・オーディオの宿命…サンプリング周波数 f S
0
0
D
0
d0
d0
0
0
0
0
0
D
D
時系列
D
c3
c2
c1
d 0∼127:アップサン
プリング前
のデータ
c 0∼511:タップ係数
クロック信号
c 511
3fS
(a)帯域外ノイズは元信号のスペクトルの複製イメージ
PCM1795 が搭載されています.この IC は,デフォ
ルトの設定で,入力信号がシングル・レートのとき,
内部の 8 倍オーバー・サンプリング・フィルタで処
理を行います.さらに何らかの手段で 8 倍にアップ
サンプリングし,トータルで 64 倍のサンプリング
周波数でΔΣ変調器を動かしています.D−A コン
バータで 64 倍オーバー・サンプリングされるので,
元信号に対して 256 倍オーバー・サンプリング動作
していることになり,ノイズの周波数も同じ比率で
高い方へシフトします.
D
fS
2
たものです.これにつながる DAC 基板には,テキ
サ ス・ イ ン ス ツ ル メ ン ツ のΔΣ D−A コ ン バ ー タ
in
フィルタ特性
c0
サンプリング
周波数fS の4倍
Σ
アップサンプリング
(4倍補間)
後の
データ
c 0 ×d 0 +c 4 ×d 1 +
c 1 ×d 0 +c 5 ×d 1 +
c 2 ×d 0 +c 6 ×d 1 +
c 3 ×d 0 +c 7 ×d 1 +
乗算器(少なくとも128個必要)
…
…
…
…
+ c 508 ×d 127
+ c 509 ×d 127
+ c 510 ×d 127
+ c 511 ×d 127
Dラッチの
出力から
マルチプレクサ
時系列
c 0 ,c 4 …
c 1 ,c 5 …
c 2 ,c 6 …
c 3 ,c 7 …
4fS 周期で128回の積和演算を行う
4 fS
加算器へ
図 2 最初に思いつく 4 倍アップサンプラの回路構成
(128 個もの乗算器を作り込める FPGA は存在しない)
データ・レートを 4 倍に引き上げるため入力データはあらかじめ 1 個おきに 3 個のゼロを挿入する.D ラッチを 128 段にした上で,右下図のように回路
を工夫すると乗算器を 512 個から 128 個に減らせる可能性がある
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2015 年 1 月号