FPGA／ASICの新検証方式開発
FPGA／ FPGA ／ ASICの ASIC の 新 検 証 方 式 開 発 基板・LSI 基板・LSI 事業部 井戸 井戸 高垣 高垣 坂本 坂本 大介 大介 仁志 仁志 徹 徹 要 旨 近年，FPGA／ASICは製造プロセスの進歩に伴い， この問題に対し，標準化団体Accelleraは統一的な 大規模化・高機能化が飛躍的に進んでいる。FPGA／ 検証手法をUVM(Universal Verification ASIC開発で，開発工数のおよそ60％が回路検証であ Methodology)として2011年に標準化した。UVMは， り，ますます増大していく回路規模に加え多機能化 SystemVerilogをベースとしたライブラリと，ユーザ による複雑な回路構成に対して検証工数の増大が懸 ーガイド及びリファレンスマニュアルで構成されて 念されている。検証工数の増大に対して，従来の設 いる。全ての検証エンジニアがUVMのライブラリを使 計を重視した言語から検証を重視した言語が登場し， 用し，ユーザーガイド及びリファレンスマニュアル 検証作業の効率化が図られてきた。しかし，検証手 に従って検証環境，テストシナリオを作成すること 法（検証環境やテストシナリオの作成方法）の統一 で，検証資産の再利用が容易となった。 が図られていなかったため，過去の検証資産の流用 が困難であるといった問題が発生していた。 今回の開発ではこのUVMを適用し再利用可能な新 検証方式の確立を目指した。 検証用IPコアの資産化による効果 ＭＥＥエンジニア５９号
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